基于fpga的基于dds技術的信號發(fā)生器設計(編輯修改稿)
2025-07-15 15:39 本頁面
【文章內(nèi)容簡介】 : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。END SYN。 AM產(chǎn)生程序設計及仿真通過C++做一個方波的ROM，輸入是1024個（）,輸出為10位（），編譯運行后，，會得到AMvhd。編譯后仿真得到如下波形。程序LIBRARY ieee。USE 。LIBRARY altera_mf。USE 。ENTITY am IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。END am。ARCHITECTURE SYN OF am IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。END SYN。 DSB產(chǎn)生程序設計及仿真通過C++做一個方波的ROM，輸入是1024個（）,輸出為10位（），編譯運行后，。編譯后仿真得到如下波形。程序IBRARY ieee。USE 。LIBRARY altera_mf。USE 。ENTITY ssb IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。END ssb。ARCHITECTURE SYN OF ssb IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a
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