【文章內(nèi)容簡介】 統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。 VHDL的主要優(yōu)點（1）覆蓋面廣，有強大的系統(tǒng)硬件描述能力VHDL可以覆蓋行為描述、RTL (寄存器傳輸)級描述、門描述、電路描述和物理參數(shù)描述（包括延時、功耗、頻率、幾何尺寸等）。VHDL還具有豐富的數(shù)據(jù)類型．即可以支持預(yù)定義的數(shù)據(jù)類型，也可以自己定義數(shù)據(jù)類型。這樣便給硬件描述帶來了較大的自由度，使設(shè)計人員能夠方便地使用VHDL創(chuàng)建高層次的系統(tǒng)模型。（2）可讀性好、易于修改在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計。（3）獨立于器件的設(shè)計，與工藝無關(guān)用VHDL進(jìn)行硬件電路設(shè)計時，并不需要首先考慮選擇完成設(shè)計的器件，也就是說，VHDL并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計人員可以集中精力進(jìn)行設(shè)計的優(yōu)化，不需要考慮其他問題。當(dāng)一個設(shè)計描述完成以后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。（4）易于移植和設(shè)計資源共享由于VHDL是一種國際標(biāo)準(zhǔn)化的硬件描述語言，對于同一個設(shè)計描述，它可以移植到符合相同標(biāo)準(zhǔn)的任意系統(tǒng)或平臺上運行。對于一些較大的通用性硬件電路，目前已經(jīng)有專門的IP核出售，因此，能實現(xiàn)設(shè)計資源的有償使用，可大大縮短設(shè)計周期，加快設(shè)計產(chǎn)品的上市速度。 現(xiàn)場可編程邏輯（FPGA）器件 引言 FPGA（現(xiàn)場可編程門陣列）與CPLD（復(fù)雜可編程邏輯器件）都是可編程邏輯器件[11]，它們是在PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。但FPGA/CPLD的規(guī)模較大，非常適合于對時序、組合等邏輯電路應(yīng)用場合，它可以替代幾十甚至上百塊通用IC芯片。應(yīng)用FPGA/CPLD可以做成一個系統(tǒng)級芯片，它具有可編程性和實現(xiàn)方案容易修改的特點?，F(xiàn)在，CPLD/FPGA等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電路設(shè)計、微處理系統(tǒng)、DSP、通信及ASIC設(shè)計等。由于芯片內(nèi)部硬件連接關(guān)系的描述的存放，是以EEPROM、SRAM或FLASH或外接EPROM為基礎(chǔ)的，設(shè)計用戶可在可編程門陣列芯片及外圍電路保持不動的情況下，通過計算機重新下載或配置設(shè)計軟件，就能實現(xiàn)一種新的芯片功能。于是FPGA/CPLD可編程器件，正得到越來越多的電子設(shè)計者的青睞。 FPGA的組成及其應(yīng)用特點FPGA的組成：現(xiàn)場可編程門陣列（FPGA）是在PAL和GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的、可由用戶自行定義配置的高密度專用集成電路，結(jié)構(gòu)上主要由三部分組成：可編程邏輯塊（CLBConfigurable Logic Block）、輸入\輸出單元（IOBI\O Block）和可編程連線（IRInterconnect Resoutce）。高速和高可靠是FPGA最明顯的特點，當(dāng)今的該類可編程器件，其最高工作頻率可達(dá)百兆級，其時鐘延遲可達(dá)納秒級,結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。相比應(yīng)用單片機的設(shè)計系統(tǒng)來說，可以較好地解決諸如MCU的復(fù)位不可靠和PC可能跑飛等問題。CPLD和FPGA的高可靠性還表現(xiàn)在，可形成片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 由于FPGA的集成規(guī)模非常大，因此可借助HDL硬件描述語言開發(fā)出系統(tǒng)級芯片和產(chǎn)品。又由于開發(fā)工具的通用性、設(shè)計語言的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號和規(guī)模的FPGA中，從而使得產(chǎn)品設(shè)計效率大幅度提高。FPGA顯著的優(yōu)勢是開發(fā)周期短，投資風(fēng)險小、產(chǎn)品上市速度快，市場適應(yīng)能力強和硬件升級回旋余地大。一旦市場對所設(shè)計的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計，形成價格更低廉的AISC產(chǎn)品。FPGA芯片都是比較特殊的ASIC芯片，除了具有SAIC的特點之外，還具有以下幾個優(yōu)點：（1）集成度越來越高：隨著超大規(guī)模集成電路VLSI（Very Large Scale IC）工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶閘管。FPGA芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，所能實現(xiàn)的功能越來越強，同時還可以實現(xiàn)系統(tǒng)集成。（2）嵌入式存貯技術(shù)：在CPLD/FPGA內(nèi)部嵌入一定數(shù)量的存貯器。存貯器的類型有雙口SRAM、ROM、FIFO，可用于存貯信號處理的系統(tǒng)，中間結(jié)果等。這對設(shè)計電子系統(tǒng)的智能化功能提供了技術(shù)支持。 （3）時鐘鎖定和倍頻技術(shù)：解決了時鐘脈沖延遲和偏斜問題，并使PLD內(nèi)部時鐘更高。單個16 bit乘法器的速度可達(dá)100 MHZ以上，這正是寬帶高速實時信號的需要。CPLD/FPGA的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。（4）系統(tǒng)保密性能增強：隨著IP（知識產(chǎn)權(quán)）越來越被高度重視，帶有IP內(nèi)核的功能塊在ASIC設(shè)計平臺上的應(yīng)用日益廣泛。越來越多的設(shè)計人員，采用設(shè)計重用，將系統(tǒng)設(shè)計模塊化，為設(shè)計帶來了快捷和方便。并可以使每個設(shè)計人員充分利用軟件。（5）開發(fā)周期短：用戶可以反復(fù)的編程、擦除、使用，或者在外圍電路不動的情況下，用不同的軟件就可以實現(xiàn)不同的功能。因此，用FPGA試制樣片，能以最快的速度占領(lǐng)市場。FPGA軟件包中有各種輸入工具、仿真工具、版圖設(shè)計工具及編程器等全線產(chǎn)品，使電路的、設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當(dāng)電路有少量改動時，更能顯示出FPGA的優(yōu)勢。電路設(shè)計人員使用FPGA進(jìn)行電路設(shè)計時，不需要有專門的IC（集成電路）深層次的知識。FPGA軟件易學(xué)易用，可以使設(shè)計人員集中精力進(jìn)行電路設(shè)計，快速將產(chǎn)品推向市場。 Altera的FLEX10 K器件Altera公司作為目前世界上最大的可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主要有FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及Classic等七大系列，而FLEX10K系列是ALTERA 1995年推出的一個新的產(chǎn)品系列，因其規(guī)模大且價格便宜，倍受人們關(guān)注，Altera的FLEX10K器件是工業(yè)界第一個嵌入式可編程器件，基于可重構(gòu)的CMOS SRAM單元，這種靈活邏輯單元陣(Flexible Logic Element Matrix)具有一般門陣列的所有優(yōu)點。FLEX1OK系列器件規(guī)模從1萬門到25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個芯片上，采用快速可預(yù)測連線延時的連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將EPLD和FPGA優(yōu)點結(jié)合于一體的新型器件。FLEX10K系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單元IOE、邏輯陣列塊(LAB)、嵌入陣列塊EAB及行、快速通道(FastTrack)互連。輸入輸出單元(IOE)每個IOE包含一個雙向I/O緩沖器和一個輸入輸出寄存器，可被用作輸入輸出或雙向引腳。IOE中的輸出緩沖器有可調(diào)的輸出擺率，可根據(jù)需要配置成低噪音或高速度模式。此外每個引腳還可指定為集電極開路輸出。IOE中的時鐘、清除、時鐘使能和輸出使能由稱作周邊控制總線的I/O控制信號網(wǎng)絡(luò)提供。周邊控制總線提供多達(dá)12個周邊控制信號并用高速驅(qū)動器使穿越器件的信號偏移最小化。這些信號是可配置的，能提供最多8個輸出使能信號，6個時鐘使能信號，2個時鐘信號和2個清零信號。每個周邊控制信號可被一專用輸入腳驅(qū)動，或被特定行中每個LAB的第一個LE驅(qū)動。邏輯陣列塊(LAB)FLEX10K的邏輯陣列塊由8個邏輯單元(LE)、與LE相連的進(jìn)位鏈和級聯(lián)鏈、LAB控制信號和LAB局部互連組成。FLEX10K的LAB在結(jié)構(gòu)上與FLEX8000大致相同，不同之處主要體現(xiàn)在輸出到快速通道的互連上，此外構(gòu)成LAB的邏輯單元內(nèi)部結(jié)構(gòu)也有所改進(jìn)。每個LE包含一個4輸入查找表(LUT)，一個具有使能、預(yù)置和清零輸入端的可編程寄存器，一個進(jìn)位鏈和一個級聯(lián)鏈。每個LE有兩個輸出，輸出可驅(qū)動局部互連和快速通道互連。查找表是一種函數(shù)發(fā)生器，能快速計算M個輸入變量的任意函數(shù)。查找表的物理結(jié)構(gòu)是靜態(tài)存儲器(SRAM)。M個輸入項的邏輯函數(shù)可以由一個2M位容量的SRAM實現(xiàn)，函數(shù)值存放在SRAM中，SRAM的地址起輸入線的作用，地址即輸入變量值，SRAM的輸出為邏輯函數(shù)值，由連線開關(guān)實現(xiàn)與其它功能塊的連接。查找表結(jié)構(gòu)的函數(shù)功能非常強。M個輸入的查找表可以實現(xiàn)任意一個M個輸入項的組合邏輯函數(shù)，這樣的函數(shù)有2M個。用查找表實現(xiàn)邏輯函數(shù)時，把對應(yīng)函數(shù)的真值表預(yù)先存放在SRAM中，即可實現(xiàn)相應(yīng)的函數(shù)運算。FLEX10K LAB中的LUT是一個4輸入查找表，能快速實現(xiàn)4輸入變量的任意函數(shù)。FLEX10K的LE中的可編程觸發(fā)器可設(shè)置成D，T ，JK或RS觸發(fā)器。該觸發(fā)器的時鐘(Clock)、清除(Clear)和置位(Preset)控制信號可由專用輸入引腳、通用I/O引腳或任何內(nèi)部邏輯驅(qū)動。對于純組合邏輯，可旁路LE中的觸發(fā)器，將LUT的輸出直接連到LE的輸出端。輸入陣列塊EAB嵌入式陣列快是一種輸入輸出端帶有寄存器的靈活的RAM，當(dāng)實現(xiàn)存儲器功能時，每個EAB提供2048位，可用來構(gòu)成RAM，ROM，F(xiàn)IFO或雙端口RAM。每個EAB單獨使用時，可配置成以下幾種尺寸之一：25651210242或20481。組合多個EAB可實現(xiàn)更大的RAM/ROM功能。Altera的Quartus II軟件能夠自動地組合多個EAB實現(xiàn)設(shè)計者對RAM規(guī)格的要求。嵌入式陣列塊也可用于實現(xiàn)邏輯功能，此時每個EAB可提供大約100300個等效門，能方便地構(gòu)成乘法器，矢量求模、糾錯電路等功能塊，并由這些功能進(jìn)一步構(gòu)成諸如數(shù)字濾波器、微控制器等方面的應(yīng)用。邏輯功能通過配置時編程EAB為只讀模型，生在一個大的LUT實現(xiàn)。在這個LUT中，組合功能通過查找表而不是通過計算來完成，其速度較常規(guī)邏輯運算實現(xiàn)時更快，且這一優(yōu)勢因EAB的快速訪問時間而得到進(jìn)一步加強。EAB的大容量使設(shè)計者能夠在一個邏輯級上完成復(fù)雜的功能，避免了多個LE連接帶來的連線延時。快速通道(FastTrack)互連在FLEX10K中，F(xiàn)astTrack互連提供不同LAB中的LE與器件I/O引腳間的互連，是貫穿整個器件長和寬的一系列水平和垂直的連續(xù)式布線通道，由若干組行連線和列連線組成。每一組行連線視器件大小不同可以有144根、216根或312根，每一組列連線均是24根。為了增強布線能力，行內(nèi)連線由全長通道和半長通道結(jié)合組成。全長通道連接一行中所有的LAB，半長通道只與半行LAB相連接。每個EAB能被其左邊的半長通道驅(qū)動，也可為全長通道驅(qū)動。FLEX10K行內(nèi)連的這種改進(jìn)使兩個鄰近的LAB相連時只占用半長行通道，保留另一半通道資源供其它LAB使用，從而增加了走線資源。為了便于PCB板制作，Altera公司為各器件提供了諸PLCC,TQFP,RQFP,PGA和BGA等不同的封裝形式，并有商業(yè)級和工業(yè)級芯片。FLEXl0K系列器件特點：嵌入陣列EAB，是一個在輸入和輸出端口都帶有寄存器的一種靈活的RAM塊，可以完成許多宏函數(shù)如存儲器、查找表等。全局時鐘使用，可以最大限度減少時鐘到各觸發(fā)器的延遲，盡量使整個系統(tǒng)同步產(chǎn)生?；贘TAG的邊界掃描測試，(B系列)，(A,V 系列)。低功耗，系統(tǒng)不工作時電流小于1mA。靈活多變的行列連線資源。功能豐富的I/O引腳。多種封裝形式?；赟RAM重構(gòu)。強大的集成開發(fā)環(huán)境和多形式的用戶接口。 EDA工具M(jìn)AXPLUSⅡMAX+PLUSII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境， 它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。在 MAX+PLUS II軟件提供的設(shè)計環(huán)境中可以完成設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和器件編程四個設(shè)計階段。在設(shè)計輸入階段，用戶可以采用圖形輸入、文本輸入和波形輸入三種方式輸入設(shè)計文件，但波形輸入方式只能在工程設(shè)計的底層使用。在設(shè)計編譯階段，MAX+PLUS II編譯器依據(jù)設(shè)計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。在設(shè)計仿真階段，MAX+PLUS II仿真器和時延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件自動完成邏輯功能仿真和時延特性仿真。并且可以在設(shè)計文件中加載不同的激勵，觀察中間結(jié)果以及輸出波形。必要時，可以返回設(shè)計輸入階段，修改設(shè)計輸入，達(dá)到設(shè)計要求。在器件編程階段，MAX+PLUS II編程器將編譯器生成的編程文件下載到Altera器件實現(xiàn)對器件編程。此后，可以將實際信號送入該器件進(jìn)行時序驗證。因為CPLD／FPGA芯片能夠可重復(fù)編程，所以如果動態(tài)時序驗證的結(jié)果不能滿足用戶的需要時，用戶可以返回到設(shè)計階段重新設(shè)計，然后重復(fù)上面的步驟，最終達(dá)到設(shè)計要求。 MAX+PLUSII設(shè)計流程第4章 基于FPGA的正弦信號發(fā)生器 總體設(shè)計框圖 顯示模塊 信號發(fā)生器核心頻 率 相位 波形ROM D/A轉(zhuǎn)換器 濾波電路 輸出波形控制模塊 累加器 系統(tǒng)時鐘