基于fpga的多功能信號發(fā)生器(編輯修改稿)
2024-09-06 16:28 本頁面
【文章內容簡介】 過對設計任務的仔細學習與思考，把以上模塊根據(jù)其功能及設計思路設計出總的系統(tǒng)原理圖如下：對于整個原理圖的編譯結果：四、程序設計（1） 地址發(fā)生器的程序設計：LIBRARY IEEE。USE 。USE 。ENTITY CNT6B IS PORT (FIN : IN STD_LOGIC。 CLR : IN STD_LOGIC。 ENABL : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 END CNT6B。ARCHITECTURE behav OF CNT6B IS SIGNAL CQI : STD_LOGIC_VECTOR(5 DOWNTO 0)。BEGIN PROCESS(FIN, CLR, ENABL) BEGIN IF CLR = 39。139。 THEN CQI = (OTHERS=39。039。)。ELSIF FIN39。EVENT AND FIN = 39。139。 THEN IF ENABL = 39。139。 THEN CQI = CQI + 1。END IF。END IF。END PROCESS。DOUT = CQI。END behav。（2）分頻器的程序設計如下： LIBRARY IEEE。USE 。USE 。ENTITY fenpinqi ISPORT ( clk : In STD_LOGIC。 clk_scan : OUT STD_LOGIC)。 END fenpinqi。ARCHITECTURE rtl OF fenpinqi ISSIGNAL t:INTEGER RANGE 0 TO 40000。BEGIN PROCESS(clk)BEGINIF clk39。event and clk=39。139。 THEN IF t=t39。high THEN t=0。 ELSE t=t+1。 END IF。 END IF。END PROCESS。PROCESS(t,clk)BEGIN IF clk39。event and clk=39。139。 THEN IF t= t39。high/2 THENclk_scan=39。139。ELSE clk_scan=39。039。END IF。END IF。END PROCESS。END rtl。（3）正弦信號發(fā)生器的程序設計如下:LIBRARY ieee。USE 。LIBRARY altera_mf。USE 。ENTITY data_roms IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 in
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