基于fpga和avr單片機的dds信號發(fā)生器(編輯修改稿)
2025-07-23 15:03 本頁面
【文章內(nèi)容簡介】 。參考文獻[1]《信號與系統(tǒng)》，ALAN ，西安：西安交通大學出版社，1997年；[2]《VHDL高等教程》，劉明業(yè)著，北京：清華大學出版社，2004年；[3]《Verilog 數(shù)字系統(tǒng)設計》，夏宇聞著，北京：北京航空航天大學出版社，2008年；[4]《基于FPGA的DDS調(diào)頻信號得研究與實現(xiàn)》，石偉，宋躍，李琳著，湖南：湖南科技大學，2000年；附錄A 附錄B DDS得VHDL程序:library ieee。use 。use 。use 。use 。package dds_synthesizer_pkg is ponent dds_synthesizer generic( ftw_width : integer )。 port( clk_i : in std_logic。 rst_i : in std_logic。 ftw_i : in std_logic_vector(ftw_width1 downto 0)。 phase_i : in std_logic_vector(PHASE_WIDTH1 downto 0)。 phase_o : out std_logic_vector(PHASE_WIDTH1 downto 0)。 ampl_o : out std_logic_vector(AMPL_WIDTH1 downto 0) )。 end ponent。end dds_synthesizer_pkg。package body dds_synthesizer_pkg isend dds_synthesizer_pkg。 Entity Definitionlibrary ieee。use 。use 。use 。use 。entity dds_synthesizer is generic( ftw_width : integer := 32 )。 port( clk_i : in std_logic。 rst_i : in std_logic。 ftw_i : in std_logic_vector(ftw_width1 downto 0)。 phase_i : in std_logic
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