【文章內容簡介】 設計人員可以使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作?？梢允褂?DSP Builder 模型中的 MegaCore 功能實現(xiàn)復雜功能的集成。 Altera 還提供 DSP Builder 高級模塊集，這一 Simulink 庫實現(xiàn)了時序驅動的 Simulink 綜合。 Altera MegaCore 是高級參數(shù)化 IP 功能，例如有限沖擊響應 FIR 濾波器和快速傅立葉變換 FFT 等，經過配置能夠迅速方便的達到系統(tǒng)性能要求。 MegaCore功能支持 Altera 的 IP 評估特性，使您在購買許可之前，便可以驗證功能及其時序。 Altera IP MegaStore 網站上為 DSP Builder 和 IP 評估流程提供 DSP IP 完整介紹 DSP Builder SignalCompiler 模塊讀取由 DSP Builder 和 MegaCore 模塊構建的 Simulink 建模文件 .mdl ，生成 VHDL 文件和工具命令語言 Tcl 腳本，進行綜合、硬件實施和仿真。圖示為 DSP Builder 設計流程。 DSP Builder 是一個系統(tǒng)級（或算法級）設計工具，它構架在多個軟件工具之上，并把系統(tǒng)級和 RTL 級兩個設計領域的設計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。 DSP Builder 依賴于 Math Works 公司的數(shù)學分析工具Matlab/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進行圖形化設計和仿真，同時又通過 Signal Compiler 可以把 Matlab/Simulink 的設計文件（ .mdl）轉成相應的硬件描述語言 VHDL 設計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。而對后者的處理可以由 FPGA/CPLD 開發(fā)工具 Quartus II 來完成。 軟件平臺 Quartus II 介紹 圖 Quartus II 軟件界面 如圖 所示為 Quartus II 軟件的基本界面， Quartus II 軟件是 Altera的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 Quartus II 幾乎支持 Altera 現(xiàn)行的所有 FPGA，在該集成開發(fā)環(huán)境中可以實現(xiàn)電路的設計、綜合、適配到最后形成下載文件以及在線配置FPGA，還能對電路進行功能仿真，對適配后形成的最終電路進行時序仿真。也就是說只要有了 Quartus II 這個集成開發(fā)環(huán)境，就基本上可以完成 Altera 公司FPGA 開發(fā)過程中的所有工作。另外，為了方便設計， Quartus II 還提供了免費LPM 模塊供用戶調用，如計數(shù)器、存儲器、加法器、乘法器等。除了這些免費的LPM 模塊外， Altera 公司還開發(fā)了有償 IP 核提供給有需要的用戶使用。這些 LPM模塊和 IP 核都大 大簡化了設計過程，縮短了開發(fā)周期。 Quartus II 支持多種輸入方式，常用的有： （ 1）原理圖輸入：這種方法最直觀，適合頂層電路的設計； （ 2）硬件描述語言輸入：包括 AHDL、 VHDL 及 Verilog HDL 輸入。采用硬件描述語言的優(yōu)點易于使用自頂向下的設計方法、易于模塊規(guī)劃和復用、移植性強、通用性好。 （ 3）網表輸入：對于在其他軟件系統(tǒng)上設計的電路，可以采用這種設計方法，而不必重新輸入， Quartus II 支持的網表文件包括 EDIF、 VHDL 及 Verilog等格式。這種方法的優(yōu)點是可以充分利用現(xiàn)有的設計 資源。 第 4 章 系統(tǒng)實現(xiàn) 本章主要介紹了 DDS 信號發(fā)生器的實現(xiàn)過程，開頭部分講述了包括 DDS 信號發(fā)生器的原理圖，材料選擇的比較以及重點模塊的介紹。后面一部分主要講述單片機控制軟件的設計，包括人機接口的定義、主程序框圖。 設計要求 設計要求如下： 具有產生正弦波、方波、三角波、鋸齒波四種周期性波形； 輸出信號頻率范圍 0Hz~5MHz，重復頻率可調，頻率步進間隔小于等于 1Hz； 輸出信號幅值范圍 05V（峰 .峰值），信號幅值和直流偏移量可數(shù)控調節(jié)； 具有穩(wěn)幅輸出功能，當負載變化時， 輸出電壓幅度變化不大于177。 3%（負載電阻變化范圍： 50Ω ~正無窮）； 具有顯示輸出波形類型、重復頻率等功能。 系統(tǒng)方案論證與比較 產生 DDS 信號波形方案的選擇 目前主流的 DDS 信號發(fā)生器方案有兩種： 方案一、采用專用 DDS 集成芯片實現(xiàn)的信號發(fā)生器； 方案二、采用單片機 +FPGA 實現(xiàn)的 DDS 信號發(fā)生器。 比較這兩種方案，專用 DDS 芯片內部的波形數(shù)據(jù)存放在 ROM 型存儲器中，波形數(shù)據(jù)無法修改故而只能產生固定波形的信號，但系統(tǒng)比較容易實現(xiàn)。而采用單片機 +FPGA 實現(xiàn)的 DDS 信號發(fā)生器則是將波形數(shù)據(jù)存 儲器改為 FPGA 上的 RAM 行存儲器，波形信號能實時改變，在利用單片機系統(tǒng)進行控制和處理后，能實現(xiàn)DDS 任意波形發(fā)生器，功能更加完善，更新更加方便。 故本設計選用方案二。 單片機處理器比較選擇 方案一：采用 AT89C51 單片機處理電路，其擁有并行 I/O 口 32 個，對于實際應用來說遠遠不夠，且不具備自帶 AD、 DA，使得電路結構復雜。 方案二： STC12C5A60S2 單片機內部資源非常豐富，是目前功能最全、速度最快的 51 內核 SoC 單片機之一，包括告訴 8051 微處理器內核，擴充終端處理系統(tǒng)， 1280 字節(jié)內部 RAM，和 60KB 的閃速存儲器，多達 39 個 I/O 引腳，兩個內部振蕩器和片內調試電路，能很好的完成本系統(tǒng)所需的單線程，鍵盤功能分支程序控制。 在本設計中選用方案二。 系統(tǒng)理論分析及設計 總體設計 本設計采用單片機 +FPGA 實現(xiàn)的 DDS 信號發(fā)生器，整個 DDS 信號發(fā)生器由單片機子系統(tǒng)、 FPGA 子系統(tǒng)、模擬子系統(tǒng)三部分組成，系統(tǒng)原理框圖如下圖 所示： 圖 DDS 信號發(fā)生器系統(tǒng)框圖 主要技術參數(shù)的分析與確定 DDS信號發(fā)生器的技術指標取決于 DDS系統(tǒng)的時鐘頻率、相位累加器的位數(shù)、波形數(shù)據(jù)表的 長度等參數(shù)，下面對這些參數(shù)進行討論，以選擇適合的模擬電路元件以實現(xiàn)高質量的 DDS 信號。 輸出帶寬 當頻率控制字 M 1 時，輸出信號的最低頻率為 （ ） 式中，為參考時鐘頻率， N 為相位累加器的位數(shù)。當 N 取很大值時，最低輸出頻率可以認為達到 DDS 最低頻率的零頻。 DDS 的最高輸出頻率由參考時鐘周期和一個周期波形采樣點數(shù)決定，若采樣點數(shù)為 X，則最高輸出頻率為 （ ） 頻率分辨率 頻率分辨率由下式決定： （ ） 在此式中，當 N 取值足夠大時， DDS 信號可以達到很高的信號分辨率。 DDS 信號的質量 由于 DDS 信號發(fā)生器采用全數(shù)字設計，不可避免在采樣時會帶來 D/A 產生的幅度量化噪聲和相位累加運算截斷產生的相位噪聲。改善 DDS 信號質量的主要方法有：增加波形存儲器和 D/A 的字寬；增加每個周期數(shù)據(jù)的 樣本數(shù)，提高外部參考時鐘頻率和通過低通濾波器來改善輸出信號質量。 綜合上述討論和對器件成本以及硬件系統(tǒng)復雜度的考慮， DDS 子系統(tǒng)的參數(shù)確定如下： 參考時鐘頻率： 100MHz； 頻率控制字的位寬： 32 位； 相位累加器的位寬： 32 位； 波形存儲器的地址位寬： 10 位； 波形存儲器的數(shù)據(jù)位寬： 8 位。 單片機軟件和硬件設計 DDS 信號發(fā)生器采用 FPGA 等硬件來完成高速波形的產生任務，其工作不需要單片機過多的干預。單片機子系統(tǒng)只需完成鍵盤輸入、液晶顯示、向 FPGA 傳送數(shù)據(jù)、輸出信號的幅值和直流偏移量的數(shù)字控制 等功能。從軟件的總體結構來看，單片機控制軟件是一種單線程、鍵盤功能的分支程序。 硬件電路圖設計 硬件電路圖采用 Altium Design 10 設計的原理圖和 PCB 圖，主控芯片是STC12C5A60S2，采用貼片封裝，液晶顯示： 圖 STC12C5A60S2 單片機最小系統(tǒng) 此次采用的單片機是 STC12C5A60S2 單片機，屬于增強型 51 單片機，具有ROM 空間大，資源充足，最重要的是提高了運算速度。其最小系統(tǒng)原理圖如圖 。 圖 液晶顯示模塊 液晶采用普通 LCD1602 液晶，顯示效果清晰， 簡潔明了，原理圖如圖 。 圖 電源電路 供電電源采用 5V 電壓，使用 AS 降壓為 電壓提供給 FPGA 芯片，再使用 減壓為 提供給 FPGA 核心模塊，電源前后級均有濾波電容，并有電源指示燈。其原理圖如 。 單片機編程 根據(jù) DDS 信號發(fā)生器的功能設計了如圖 所示的 LCD 顯示頁面。液晶第一行為頻率大小顯示，液晶第二行 2 為波形類型，在給定頻率輸入頁面中， 8 個小方框所顯示的位置用于顯示輸入給定的頻率值。給定的頻率范圍為00000001~40000000Hz。為了操作方便，允許輸入給 定頻率的位數(shù)在 1~8 位之間。 對于 DDS 信號發(fā)生器來說，鍵盤主要用于選擇信號波形、輸入頻率值、控制輸出信號的幅值和直流偏移量。由于按鍵數(shù)量比較少，鍵盤采用獨立式鍵盤。 LCD顯示和鍵盤各按鍵的定義如圖 所示。 圖 LCD 顯示定義及按鍵功能定義 DDS 信號發(fā)生器的控制程序可分為顯示函數(shù)和鍵盤服務函數(shù)兩部分。在確定主程序和鍵盤中斷服務程序的功能時有兩種方案：一種方案是主程序只完成初始化，將鍵盤讀入和處理全部由鍵盤中斷服務程序中完成；另一種方案是主程序完成初始化和鍵值處理功能，而鍵盤中斷服務程序只完成 鍵值讀入。由于鍵值處理程序設計數(shù)值運算、 LCD 模塊的顯示，將這些耗時的鍵值處理程序放入中斷服務程序不符合程序設計的一般原則，因此，選用第二種方案。 主程序首先完成對液晶、中斷的初始化， STC12C5A60S2 內部資源初始化，LCD 模塊初始化。初始化完成以后就不斷檢測有無按鍵鍵入，當有按鍵鍵入時，根據(jù)鍵值顯示相應的波形和相關位的閃爍。 單片機將 4 個字節(jié)頻率字發(fā)送到 FPGA 中；各種波形共用一個頻率字，單片機送四個字節(jié)到 FPGA， FPGA 把四個字節(jié)組合為 32 位的頻率字，送給 DSP Builder生成的模塊，該模塊 需要頻率字和幅度字。 由于輸入給定頻率的位數(shù)允許在 1~8 位變化，程序設計通過按修改位鍵來給定頻率的輸入。 然后發(fā)送到 FPGA 的頻率控制字接收模塊。由于鍵盤輸入的給定頻率值為非壓縮型 BCD 碼，應先將其轉化為二進制數(shù)，再根據(jù)公式（ ）將給定頻率值轉化成為 4 字節(jié)的頻率控制字。當相位累加器字寬 N 取 32，參考時鐘頻率 fclk 取 100MHz 時，頻率控制字可以由以下公式計算得到： （ ） 式子 中 fout 為由二進制數(shù)表示的給定頻率，乘上系數(shù) ，就可以得到 4 字節(jié)的頻率控制字。頻率控制字由單片機產生，單片機根據(jù)頻率值計算出頻率字，直接發(fā)送給 FPGA。寫頻率字函數(shù)見附錄 A。 FPGA 軟件和硬件設計 FPGA 硬件設計 FPGA 硬件電路包括復位電路，時鐘電路，電源電路，下載電路，配置電路，其中電源電路和單片機公用一個電源。 圖 復位電路和時鐘電路 電路晶振采用 50Mhz 有源晶振，復位電路分為硬件復位和軟件復位，本電路采用硬件復位。電路如圖 。 圖 AS_JTAG AS 配置是指電路程序燒入 EPCS 中，當電路通電時，程序從 EPCS 中讀入到FPGA 中實現(xiàn)配置 FPGA 的目的，在測試的時候電路是通過 JTAG 下載到 FPGA 中，配置片內 RAM 實現(xiàn)編程。原理圖如 。 圖 EPCS 配置芯片 該配置芯片相當于儲存器，當 FPGA斷電后起到存儲電路配置的功能，當 FPGA上電后， FPGA 從 EPCS 中把配置讀入 FPGA 中， EPCS 有多種大小，有 EPCS EPCSEPCS16 等本次采用的是 EPCS4。其原理圖如圖 。 圖 JTAG 下載端口 JTAG 下載端口是把電路 下載到內部 RAM 中，斷電后配置就消失了，每當 FPGA上電時，都會從 EPCS 中讀取數(shù)據(jù)。內部 RAM 只是暫時的連線。其原理圖如 。 圖 FPGA 核心供電 根據(jù) FPGA 的芯片使用手冊， FPGA 采用兩種供電電壓，核心采用 供電，外圍端口采用 供電，圖 顯示了 FPGA 的所有電源接口。 FPGA 軟件設計 波形數(shù)據(jù)存儲器 圖 MATLAB 中 ROM 其中 ROM 中存放著波形數(shù)據(jù)，為離