基于fpga的信號發(fā)生器的設(shè)計(編輯修改稿)
2025-07-19 01:10 本頁面
【文章內(nèi)容簡介】 Q240C8 芯片,成功實現(xiàn)了信號發(fā)生器。信號發(fā)生器的設(shè)計是通過動態(tài)隨機存取存儲器（DRAM）將程序拷入FPGA 的主芯片中，然后通過晶振產(chǎn)生 40MHZ 的時鐘頻率輸入 FPGA 芯片中控制信號的產(chǎn)生，再通過 DAC 輸出波形。： 關(guān)于 FPGA 的信號發(fā)生器的工作原理信號發(fā)生器的設(shè)計思路1）基于 FPGA 的 DDS 電路DDS 技術(shù)原理框圖如下圖所示，起共組原理為根據(jù)時鐘脈沖 fc，N 位相位累加器將頻率控制字 M 循環(huán)累加，把相相加后的結(jié)果通過相位寄存器輸出座位取樣地址送入波形表存儲器，波形表存儲器根據(jù)這個地址值輸出相應(yīng)的波形數(shù)據(jù)。最后，經(jīng) D/A 轉(zhuǎn)換和濾波將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬不行輸出。因為理想單頻信號可表示為 f(t)=Ucos(2∏fot+ θo) (1)當振幅 U 與初始相位 θ 不隨時間變化時，其頻率就由相位唯一確定，即有 Δθ=2∏foΔt (2)式中 Δθ 為一個采樣周期 Δt 之間的相位增量。 Δt=1/fc (3)基于 FPGA 的信號發(fā)生器設(shè)計論文 8 Δθ=M2∏/2^n (4)故系統(tǒng)輸出頻率即為 Fc=Mfc/2^n (5) 本設(shè)計 DDS 輸出頻率為 10HZ1MHZ，且最小步進為 10HZ。根據(jù)上述 DDS 系統(tǒng)分析可知，DDS 的最小分辨率為 Δfmin=fc/2^n,本著滿足并高于設(shè)計要求的原則，取系統(tǒng)式中頻率 fc 為 40MHZ，得到相位累加器的位數(shù) M 為 30 位，M 最大為 2^25，這樣輸出頻率可達 ,最小步進為 1HZ。兼顧到波形失真與FPGA 芯片存儲容量，波形的深度為 4096 個。本設(shè)計方案采用 FPGA 實現(xiàn) DDS 功能，F(xiàn)PGA 根據(jù)單片機產(chǎn)生的控制信號， 在波形存儲器找到波形取值，輸出到 DAC 電路，產(chǎn)生正弦波，方波和三角波。本設(shè)計選用 Altcra 公司的 cyclone 系列 FPGA 器件 EP1C6Q240C8，用 QuartusII編程實現(xiàn)。頂層設(shè)計圖入圖（2）所示，由 BusCtrl 控制模塊，lpm_rom1 三角波存儲器模塊，lpm_rom2 方波存儲模塊，BUS_CHOICE 波形選擇輸出模塊構(gòu)成，各模塊利用硬件描述語言(VHDL 語言)設(shè)計。其中，BusCtrl 控制模塊是單片機與 FPGA 的接口模塊，接收單片機產(chǎn)生的控制信號 ALE,CS,WR 和單片機計算得到的頻率和幅值相關(guān)的輸入信號 INPUT【7..0】 。輸出頻率控制字 M【31..0】 2）DAC 電路 為了保證輸出信號頻率穩(wěn)定，DAC 電路選用了 10bit,40MHZ 雙向電流輸出型的 DAC0832 芯片。數(shù)據(jù)經(jīng)采樣輸入，通過 D/A 轉(zhuǎn)換。結(jié)果由 OUTP 和OUTN 輸出，再經(jīng)過 SN10502 運算放大器構(gòu)成的減法電路實現(xiàn)電流轉(zhuǎn)換成電壓單向輸出到后級應(yīng)用。3）VGA 電路及 PA 電路鑒于頻率越高信號幅度衰減越厲害，為使所有輸出波形滿足設(shè)計的需求，選用增益可程控運放 AD603 芯片構(gòu)成 VGA，并通過合理設(shè)計控制電壓，確保放大器的增益，在 50Ω 負載條件下，輸出正弦波信號在最大負載電流為100mA 時電壓 Uopp 值在 05V 范圍內(nèi)平滑可調(diào)，同時還需兼顧輸出方波和三角波，故需要貸款至少為 10MHZ 的運放。綜合以上幾方面的技術(shù)需求，最終選用高速運放 THS3001 芯片構(gòu)成 PA。4）LPF 電路為了保證最終波形 的正確輸出，必須加入 LPF 濾除高頻分量。同時，為了不使輸出的方波和三角波失真，又必須包含該波形的高次諧波，既最大諧波頻率將達到 7MHZ，所以濾波器的帶寬也要保證 10MHZ?；?FPGA 的信號發(fā)生器設(shè)計論文 9 方案選擇 方案 1采用 DDS（直接數(shù)字頻率合成器）來設(shè)計，設(shè)計總體框圖如圖 2 所示。在設(shè)計界里眾所周知，DDS 器件采用高速數(shù)字電路和高速 D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號頻率和相位可快速程控切換等優(yōu)點，所以，我們可以利用 DDS 具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號，可以實現(xiàn)對信號進行全數(shù)字式調(diào)制?；?FPGA 的信號發(fā)生器設(shè)計論文 10 相位累加器ROM D/A轉(zhuǎn)換低通濾波頻率控制字 信號輸出時鐘DDS 與 FPGA 總體設(shè)計圖 方案 2 采用震蕩器頻率合成方案。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現(xiàn)很難，高低頻率比不可能做得很高。方案 3采用 VHDL 語言來編程，然后下載文件到 FPGA 來實現(xiàn)。VHDL 語言是電子設(shè)計領(lǐng)域的主流硬件描述語言,具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大降低了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性,要比模擬電路快得多。但是 VHDL 語言語法嚴格，顯呆板，熟悉時間長，不夠靈活。你太適合新手來使用 由上述三個方案對比，選擇第三個方案。 各種信號產(chǎn)生的思路1)正弦波下圖所示為正弦信號發(fā)生器的結(jié)構(gòu)，共由 4 個部分組成：基于 FPGA 的信號發(fā)生器設(shè)計論文 11 頂層文件 在FPGA 中實現(xiàn)兩個部分：6 位計數(shù)器產(chǎn)生地址信號；存儲正弦信號（6bits 地址線，8bits 數(shù)據(jù)線）的ROM，由LPM_ROM 模塊實現(xiàn)，LPM_ROM 模塊底層由FPGA 的EAB、ESB 或M4K 來實現(xiàn)。地址發(fā)生器的時鐘頻率 CLK 假設(shè)為f0，這里我們設(shè)定的地址發(fā)生器為6bit，則周期為2*6＝64，所以一個正弦周期內(nèi)可以采樣64 個點，DAC 后的輸出頻率f 為：f = f0 / 64我們可以如下生成 sin 數(shù)據(jù)以用于查找表，雙、單極性Sin(x)數(shù)據(jù)波形可如下：x = round（（sin（linspace（0,2*pi,64））+1）*）；在 Matlab/Simulink 的 DSPBuilder 下完成 ROM 波形數(shù)據(jù)文件的編寫x = round（（sin（linspace（0，2*pi，64） ）+1）*） ；reshape（x， 8，8） ’ans =128 140 152 165 176 188 198 208218 226 234 240 245 250 253 254255 254 253 250 245 240 234 226218 208 198 188 176 165 152 140128 115 103 90 79 67 57 4737 29 21 15 10 5 2 10 1 2 5 10 15 21 2937 47 57 67 79 90 103 115復(fù)制這些數(shù)據(jù)或直接輸入到 mif 表格中，如圖?；?FPGA 的信號發(fā)生器設(shè)計論文 12 通過 ROM 存儲器將數(shù)據(jù)存入，然后通過程序來選擇數(shù)據(jù)進行輸出，最后得到正弦波。2)三角波原理同上，MATLAB 函數(shù)如下：y=sawto
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