【正文】 相應(yīng)的適配文件； EDA 軟件將適配文件配置到相應(yīng)的 CPLD／FPGA 器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。不論是處于開發(fā)還是故障檢修階段，輸出標(biāo)準(zhǔn)且性能優(yōu)秀的信號(hào)發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個(gè)標(biāo)準(zhǔn)的信號(hào)源、損壞的系統(tǒng)基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 4 得到正確校驗(yàn)，不會(huì)被一些故障所蒙蔽。在設(shè)計(jì)領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計(jì)的宗旨都是離不開以下幾點(diǎn)：實(shí)用性高、成本低、可升級(jí)、功能完善可擴(kuò)展等！使用專用的數(shù)字電路設(shè)計(jì)的信號(hào)發(fā)生器，設(shè)備成本高、使用復(fù)雜。此課題的設(shè)計(jì)以小型經(jīng)濟(jì)，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實(shí)用，同時(shí)兼顧商業(yè)價(jià)值與應(yīng)用價(jià)值的體現(xiàn)基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 5 1 引言 課題來源湖北省電子設(shè)計(jì)競(jìng)賽題目 課題研究的研究背景 DDS 技術(shù)具有頻率切換時(shí)間短，頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，它以有別與其他頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的佼佼者。EDA 技術(shù)依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、簡(jiǎn)化、分割、綜合、優(yōu)化和仿鎮(zhèn)，直至下載到可編程邏輯器件CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)即定的電子電路設(shè)計(jì)功能。由此可知，對(duì)課題的深入研究設(shè)計(jì)，對(duì)于電子信息專業(yè)的畢業(yè)生有相當(dāng)重大的意義。由于硬件技術(shù)的限制，DDS 技術(shù)當(dāng)時(shí)沒能得到廣泛應(yīng)用。今天 DDS 技術(shù)憑借其優(yōu)越的性能已成為現(xiàn)代頻率合成技術(shù)中的佼佼者，廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。 而 EDA 技術(shù)更是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。為了滿足千差萬(wàn)別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法是由用戶自己設(shè)計(jì)芯片。設(shè)計(jì)師通過一些簡(jiǎn)單標(biāo)準(zhǔn)化的設(shè)計(jì)過程，利用微電子廠家提供的設(shè)計(jì)庫(kù)來完成數(shù)萬(wàn)門 ASIC 和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。今天，EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA 工具的支持，都將是難以完成的。從器基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 6 件的速度來看，已制成了 80MHz 時(shí)鐘頻率的高速器件，F(xiàn)PGA 的速度已不再成為器件選擇的障礙。美國(guó) AT＆T 在 1994 年第 1 季度，推出了門數(shù)高達(dá) 12022~22022 的 FPGA 器件(產(chǎn)品)。從總的來看，現(xiàn)在的 FPGA 的性能相當(dāng) 于 2．5／Lm 時(shí)代的門陣列(1985 年的水平)，還沒有達(dá)到固定標(biāo)準(zhǔn)結(jié)構(gòu)程序階段。今后根據(jù)用戶的需要將不斷開發(fā)出速度更 高，能滿足用戶價(jià)格條件及能成倍增加 I／O 引腳數(shù)的新型器件，以擴(kuò)大用戶的選擇范圍?，F(xiàn)在FPGA 在通信中的應(yīng)用越來越多，例如 專用自動(dòng)小交換機(jī)、多功能電話機(jī)、數(shù)字終端設(shè)備、區(qū)域網(wǎng)匯接站、數(shù)字信號(hào)處理、通信工具及 自動(dòng)化測(cè)試等，均廣泛采用了 FPGA 及用 ?PGA 開發(fā)的 ASIC 電路。倒如郵電部激光研究所開發(fā)的 140Mb／s 光 纜通信系統(tǒng)中，光電端機(jī)設(shè)備采用了 FPGA 器件，設(shè)備已被用于京一漢一廣(全長(zhǎng) 3074km)光纜工程中。 雖然 FPGA 有很多優(yōu)點(diǎn)和廣闊的發(fā)展空間，但是它也存在一些問題，例如 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。根據(jù)設(shè)計(jì)要求設(shè)計(jì)單元電路功能模塊。連接單元塊組成總電路并進(jìn)行校驗(yàn)。 課題研究的指導(dǎo)思想與技術(shù)路線 （1）利用 EDA 技術(shù)，建立信號(hào) DDS 產(chǎn)生模型，編寫源程序，達(dá)到頻率輸出范圍 1KHz10MHz、頻率步進(jìn) 100Hz、頻率穩(wěn)定度優(yōu)于 10帶50Ω 負(fù)載輸出電壓峰峰值大于 1V 等要求，完成硬件實(shí)現(xiàn)與測(cè)試。 （2）要求達(dá)到： 軟件仿真并硬件實(shí)現(xiàn)，可以演示； 查閱 DDS、EDA、FPGA 等相關(guān)科技文獻(xiàn)；要求查閱近 3 年的科技文獻(xiàn)基于 FPGA 的信號(hào)發(fā)生器設(shè)計(jì)論文 7 為主，累計(jì) 10 篇以上（其中至少 1 篇外文文獻(xiàn)）（3）研究方法、步驟和措施熟悉 EDA 技術(shù)是基礎(chǔ)。掌握好硬件描述是至關(guān)重要的。只有在理解了 DDS 的基本原理后，才能構(gòu)建好設(shè)計(jì)思路，直至最終完成設(shè)計(jì)。 而采用 DD S 直接數(shù)字頻率合成技術(shù)設(shè)計(jì)的信號(hào)發(fā)生器 ,改變了以往的設(shè)計(jì)思路 ,在精度、靈活性上大大超越了模擬信號(hào)發(fā)生器。本文通過 A ltera 公司的 EP1C12Q240C8 芯片,成功實(shí)現(xiàn)了信號(hào)發(fā)生器。： 關(guān)于 FPGA 的信號(hào)發(fā)生器的工作原理信號(hào)發(fā)生器的設(shè)計(jì)思路1）基于 FPGA 的 DDS 電路DDS 技術(shù)原理框圖如下圖所示，起共組原理為根據(jù)時(shí)鐘脈沖 fc，N 位相位累加器將頻率控制字 M 循環(huán)累加，把相相加后的結(jié)果通過相位寄存器輸出座位取樣地址送入波形表存儲(chǔ)器，波形表存儲(chǔ)器根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。因?yàn)槔硐雴晤l信號(hào)可表示為 f(t)=Ucos(2∏fot+ θo) (1)當(dāng)振幅 U 與初始相位 θ 不隨時(shí)間變化時(shí)，其頻率就由相位唯一確定，即有 Δθ=2∏foΔt (2)式中 Δθ 為一個(gè)采樣周期 Δt 之間的相位增量。根據(jù)上述 DDS 系統(tǒng)分析可知，DDS 的最小分辨率為 Δfmin=fc/2^n,本著滿足并高于設(shè)計(jì)要求的原則，取系統(tǒng)式中頻率 fc 為 40MHZ，得到相位累加器的位數(shù) M 為 30 位，M 最大為 2^25，這樣輸出頻率可達(dá) ,最小步進(jìn)為 1HZ。本設(shè)計(jì)方案采用 FPGA 實(shí)現(xiàn) DDS 功能，F(xiàn)PGA 根據(jù)單片機(jī)產(chǎn)生的控制信號(hào)， 在波形存儲(chǔ)器找到波形取值，輸出到 DAC 電路，產(chǎn)生正弦波，方波和三角波。頂層設(shè)計(jì)圖入圖（2）所示，由 BusCtrl 控制模塊，lpm_rom1 三角波存儲(chǔ)器模塊，lpm_rom2 方波存儲(chǔ)模塊，BUS_CHOICE 波形選擇輸出模塊構(gòu)成，各模塊利用硬件描述語(yǔ)言(VHDL 語(yǔ)言)設(shè)計(jì)。輸出頻率控制字 M【31..0】 2）DAC 電路 為了保證輸出信號(hào)頻率穩(wěn)定，DAC 電路選用了 10bit,40MHZ 雙向電流輸出型的 DAC0832 芯片。結(jié)果由 OUTP 和OUTN 輸出，再經(jīng)過 SN10502 運(yùn)算放大器構(gòu)成的減法電路實(shí)現(xiàn)電流轉(zhuǎn)換成電壓?jiǎn)蜗蜉敵龅胶蠹?jí)應(yīng)用。綜合以上幾方面的技術(shù)需求，最終選用高速運(yùn)放 THS3001 芯片構(gòu)成 PA。同時(shí)，為了不使輸出的方波和三角波失真，又必須包含該波形的高次諧波，既最大諧波頻率將達(dá)到 7MHZ，所以濾波器的帶寬也要保證 10MHZ。在設(shè)計(jì)界里眾所周知，DDS 器件采用高速數(shù)字電路和高速 D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn)，所以，我們可以利用 DDS 具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào)，可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式調(diào)制。具體方案如下：首先通過頻