【正文】 .............................................................. 30 仿真結(jié)果 .............................................................................................................................. 30 結(jié)論 ............................................................................................................................................... 32 致謝 ............................................................................................................................................... 33 參考文獻(xiàn) ....................................................................................................................................... 34 附錄 ............................................................................................................................................... 35 附錄 1 系統(tǒng)整體設(shè)計(jì)圖 ............................................................................................................ 35 附錄 2 各模塊源程序 ................................................................................................................ 35 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 1 1 緒論 背景及意義 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過程中不可缺少的工具，在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。實(shí)驗(yàn)表明，用現(xiàn)場(chǎng)可編程門陣列（ FPGA）設(shè)計(jì)實(shí)現(xiàn)的采用直接數(shù)字頻率合成（ DDS）技術(shù)的函數(shù)信號(hào)發(fā)生器，克服了傳統(tǒng)方法的局限，實(shí)現(xiàn)了信號(hào)發(fā)生器多波形輸出以及方便調(diào)頻、調(diào)幅的功能。文中詳細(xì)闡述了直接數(shù)字頻率合成（ DDS）、波形產(chǎn)生以及調(diào)幅模塊的設(shè)計(jì)，并給出了相應(yīng)的仿真結(jié)果。 本文在探討函數(shù) 信號(hào) 發(fā)生器幾種實(shí)現(xiàn)方式的基礎(chǔ)上，采用直接數(shù)字頻率合成（ DDS）技術(shù)實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) I 基于 FPGA 的函數(shù)信號(hào)發(fā)生器設(shè)計(jì) 摘要 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過程中不可缺少的工具 ， 在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求 ， 信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類 。在對(duì)直接數(shù)字頻率合成（ DDS）技術(shù)充分了解后，本文選擇以Altera 公司生產(chǎn)的 FPGA 芯片為核心，以硬件描述語言 Verilog HDL 為開發(fā)語言，設(shè)計(jì)實(shí)現(xiàn)了可以產(chǎn)生任意波形（以正弦波為例）和固定波形的（以方波和鋸齒波為例）的函數(shù)信號(hào)發(fā)生器。 本文最后給出了整個(gè)系統(tǒng)的仿真結(jié)果，即正弦波、方波、鋸齒波的波形輸出。 關(guān)鍵詞 函數(shù)信號(hào)發(fā)生器；直接數(shù)字頻率合成； 現(xiàn)場(chǎng)可編程門陣列 ； Verilog HDL 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) II 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) III Abstract Function Generator is an indispensable tool in a process of various tests and experiments. It is widely used in munication, measurement, radar, control, teaching and other fields. With the development of China39。不論是在生產(chǎn)、科研還是教學(xué)上，信號(hào)發(fā)生器都是電子工程師信號(hào)仿真實(shí)驗(yàn)的最佳工具 。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開發(fā)信號(hào)發(fā)生器具有重大意義。 本課題的目的是研究函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)方法，克服傳統(tǒng)方法的缺點(diǎn)， 用 更好的方法設(shè)計(jì)出比較復(fù)雜的調(diào)頻、調(diào)幅功能的 函數(shù) 信號(hào)發(fā)生器。函數(shù)波形發(fā)生器具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自 動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。 在 70 年代后，微處理器的出現(xiàn)，可以利用處理器、 A/D 和 D/A，硬件和軟件使波形發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形。 90 年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器，但是 HP 公司推出了型號(hào)為HP77OS 的信號(hào)模擬裝置系統(tǒng)，它由 HP877OA 任意波形數(shù)字化和 HP1776A 波形發(fā)生軟件組成。不久以后， Analogic 公司推出 了型號(hào)為 Data2020 的多波形合成器， Lecroy 公司生產(chǎn)的型號(hào)為 9100 的任意波形發(fā)生器等。 2021 年， Agilent 的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達(dá) 20M。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。同時(shí)可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個(gè)比較簡(jiǎn)單的公式復(fù)合成 v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。目前可以利用可視化編程語言 (如 Visual Basic， VisualC 等等 )編寫任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來實(shí)現(xiàn)波形的輸入。目前，波形發(fā)生器由獨(dú)立的臺(tái)式儀器和適用于個(gè)人計(jì)算機(jī)的插卡以及新近開發(fā)的 VXI 模塊。在民用方面， VXI 模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。不過現(xiàn)在新的臺(tái)式儀器的形態(tài)，和幾年前的己有很大的不同。而且外形尺寸與價(jià)格，都比過去的類似產(chǎn)品減少了一半。經(jīng)過將近 30 年的發(fā)展，伴隨著電子元器件、 電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高，其變得操作越來越簡(jiǎn)單，而輸出波形的能力越來越強(qiáng)。 本設(shè)計(jì)的主要工作 本文在廣泛收集相關(guān)資料的基礎(chǔ)上，對(duì)直接數(shù)字頻率合成技術(shù)進(jìn)行了深入研究，采用可編程邏輯器件完成了本次設(shè)計(jì)。 利用硬件編程語言設(shè)計(jì)乘法器，實(shí)現(xiàn)波形的幅度調(diào)制功能。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 4 2 系統(tǒng)基本原理 函數(shù) 信號(hào) 發(fā)生器的幾種實(shí)現(xiàn)方式 任意波形發(fā)生器 的 實(shí)現(xiàn)方案主要有程序控制輸出、 DMA 輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等多種方式。這種方式具有電路簡(jiǎn)單、實(shí)現(xiàn)方便等特點(diǎn)。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當(dāng)需要同時(shí)輸出多個(gè)信號(hào)時(shí)，相鄰信號(hào)通道的輸出存在時(shí)間差，受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。 DMA 方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。在一個(gè) DMA 操作中，只能在一個(gè) D/A 轉(zhuǎn)換器和存儲(chǔ)器之間傳送數(shù)據(jù)，無法實(shí)現(xiàn)多通道的信號(hào)輸出。原理框圖如圖 21 所示。計(jì)數(shù)器產(chǎn)生的地址碼提供讀出存儲(chǔ)器中波形數(shù)據(jù)所需要的地址信號(hào)，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。但其取樣時(shí)頻率較高，對(duì)硬件的要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。由于用硬件電路取代了計(jì)算機(jī)的控制，信號(hào)輸出穩(wěn)定度高。更主要的是，可以將微處理器從信號(hào)輸出的負(fù)擔(dān)中解脫出來。 頻 率 信 號(hào) 源 頻 率 控 制 地 址 發(fā) 生 器 D / A 轉(zhuǎn) 換 濾 波 器波 形 存 儲(chǔ) 器頻 率 設(shè) 置波 形 數(shù) 據(jù) 設(shè) 置 圖 22直接數(shù)字頻率合成方式的任意波形發(fā)生器 基于對(duì)函數(shù) 信號(hào) 發(fā)生器的幾種實(shí)現(xiàn)方式的了解，本文選擇方便調(diào)頻、調(diào)幅的直接頻率合成 DDS 技術(shù)來實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。頻率合成 理論早在 30年代就開始提出，迄今為止已有 70 年的發(fā)展歷史。頻率合成大致經(jīng)歷了三個(gè)主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運(yùn)算。缺點(diǎn)是直接合成由于使用了大 量硬件設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價(jià)高。而且頻率范圍越寬，寄生分量也就越多。 直接頻率合成技術(shù)的固有缺點(diǎn)在間接頻率合成技術(shù)中得到了很好的改善。鎖相環(huán)路 (PLL)是一個(gè)能夠跟蹤輸入信號(hào)相位的閉環(huán)自動(dòng)控制系統(tǒng)。 但是由于其復(fù)雜的技術(shù)原理直到 1947 年鎖相環(huán)路才第一次用于電視接收機(jī)水平和垂直的同步掃描。它在無線電技術(shù)的各個(gè)領(lǐng)域得到了很廣泛的應(yīng)用。 直接數(shù)字頻率合成即 DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。 這種技術(shù)是用數(shù)字計(jì)算機(jī)和 數(shù)模變換器來產(chǎn)生信號(hào)，完成直接數(shù)字頻率合成的辦法或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式，或者是查閱表格上所存儲(chǔ)的波形值。這種合成技術(shù)具有相對(duì)帶寬很寬，頻率切換時(shí)間短 (ns 級(jí) )，分辨率高 (uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號(hào)源性能的高質(zhì)量的頻率源。 頻率合成器主要指標(biāo) 信號(hào)源的一個(gè)重要指標(biāo)就是能輸出頻率準(zhǔn)確可調(diào)的所需信號(hào)。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。頻率合成器的主要指標(biāo)如下： (fmin~fmax)：指的是輸出的最小頻率和最大頻率之間的變化范圍。 ：指的是輸出頻率的最小間隔。 ：頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。 DDS 原理 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 7 DDS 是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形 ROM、 D/A轉(zhuǎn)換器和低通濾波器四個(gè)部分構(gòu)成，如圖 23 所示。從而使輸出結(jié)果每一個(gè)時(shí)鐘周期遞增 K。相位累加器結(jié)構(gòu)如圖 24 所示。 DDS 直接從“相位”的概念出發(fā)進(jìn)行頻率合成。每來一個(gè)時(shí)鐘脈沖 fc，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。這樣，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出的信號(hào)頻率。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。 相位累加器利用 Nbit 二進(jìn)制加法器的溢出特性來模擬理想正弦波的 2? 相位周期。 假設(shè)，相位累加器字長為 N， DDS 控制時(shí)鐘頻率為 cf ，時(shí)鐘周期為 1/ccTf? ，頻率控制字為 K。 因 DDS 輸出信號(hào)是對(duì)正弦波的抽樣合成的，所以應(yīng)滿足 Niqust 定理要求，即/2DDS cff? ，也就是要求 12NK ?? ，根據(jù)頻譜性能要求，一般取 cff? ?？梢?， DDS 基于累加器相位控 制方式給它帶來了微步進(jìn)的優(yōu)勢(shì)。再由 D/A 完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換， D/A 輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。 波 形 R O M相 位 量 化 序 列波 形 幅 度 量 化 序 列地 址數(shù) 據(jù) 圖 25波形 ROM示意圖 用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。 但 DDS 也有比較明顯的缺點(diǎn)： (l)輸出信號(hào)的雜散比較大； (2)輸出信號(hào)的帶寬受到限制。當(dāng)然隨著技術(shù)的發(fā)展，這些問題正在逐步得到解決。在比較新的 DDS 芯片中普遍都采用了 12bit 的 D/A轉(zhuǎn)換器。已有研究在對(duì) DDS 輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 9 現(xiàn)場(chǎng)可編程門陣列 (FPGA) FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、 GAL、 EPLD 等可編