【正文】 由式 ，系統(tǒng)的輸出頻率只與頻率字的值 K、系統(tǒng)時鐘頻率 cf 和相位累加器的字長 N有關(guān)。 系統(tǒng)的頻率分辨率只與系統(tǒng)的時鐘頻率 cf 和相位累加器的字長 N有關(guān)。 為了達到較高的輸出頻率， DDS系統(tǒng)的時鐘頻率一般都比較高。但是受存儲器容器的限制，存儲器地址線的為數(shù) W 不可能很大，一般都要小于 N。 由于相位截斷，頻率字的值 K就將被分為兩部分，其最高的 W 位將被看承整數(shù)部分，而余下的將被看為小數(shù)部分。 DDS系統(tǒng)的頻率轉(zhuǎn)換非?？?，幾乎是即時的這是鎖相環(huán)系統(tǒng)無法做到的。也就是說在頻率字的值改變以后，累加器在經(jīng)過一個時鐘周期后就按照新的頻率字進行累加，即開始輸出新的頻率，所以我們可以認為 DDS系統(tǒng)的頻率轉(zhuǎn)換是在一個系統(tǒng)時鐘周期內(nèi)完成的。從 DDS技術(shù)的原理可知，在改變輸出頻率時，實際改變的是頻率字，也就是相位 增量。輸出波形和相位累加器的輸出值兩者都是平滑過度。 第 3 章 EDA 技術(shù) EDA技術(shù)及其發(fā)展 隨著社會生產(chǎn)力發(fā)展到了新的階段，各種 電子新產(chǎn)品的開發(fā)速度越來越快。一個是傳統(tǒng)的更高集成度的集成電路的進一步研究；另一個是利用高層次 VHDL/Verilog等硬件描述語言對新型器件 FPGA/CPLD進行專門設(shè)計，使之成為專用集成電路（ ASIC）。 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心 [7]。 EDA代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，利用 EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC版圖或 PCB版圖的整個過程在計算機上自動處理完成。在方框圖一級進行仿真、糾錯．并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行駛證。設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 EDA技術(shù)在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)， IC版圖設(shè)計技術(shù)、 ASIC測試和封裝技術(shù)、 FPGA／ CPLD編程下載技術(shù)、自動測試技術(shù)等；在計算機輔助工程方面融合了計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）、計算機輔助工程（ CAE）技術(shù)以及多種計算機語言的設(shè)計概念；而在現(xiàn)代電子學方面則容納了更多的內(nèi)容，如電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技 術(shù)及長線技術(shù)理論等等。 在現(xiàn)代技術(shù)的所有領(lǐng)域中，縱觀許多得以飛速發(fā)展的科學技術(shù)，多為計算機輔助設(shè)計，而非自動化的所有設(shè)計。不難理解， EDA技術(shù)已經(jīng)不是那一學科的分支，或者是新的技術(shù)，應(yīng)該是一門綜合性學科。 正因為 EDA 技術(shù)豐富的內(nèi)容以及電子技術(shù)各學科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計技術(shù)、計算機輔助工程、可編程邏輯器件，以及電子設(shè)計技術(shù)和工藝的發(fā)展是同步的。 20 世紀 70 年代，集成電路制作方面， MOS 工藝已得到廣泛的應(yīng)用。而在后期， CAD 的概念已見雛形。 20世紀 80年代，集成電路設(shè)計進入了 COMS（互補場效 應(yīng)）時代。而在 80 年代末，出現(xiàn)了FPGA（ Field Programmable Gate Array）， CAE 和 CAD 技術(shù)應(yīng)用更為廣泛，他們在 PCB設(shè)計方面的原理圖輸入、自動布局布線及 PCB 分析，以及邏輯設(shè)計、邏輯仿真、布爾方程綜合和化簡等方面擔任了重要的角色，特別是各種硬件描述語言的出現(xiàn)、應(yīng)用和標準化方面的重大進步，為電子設(shè)計自動化必須解決的電路建模、標準文檔及仿真測試奠定了 基礎(chǔ)。特別是集成電路設(shè)計工藝步入了超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術(shù)的面向用戶的低成本大規(guī)模 ASIC 技術(shù)的應(yīng)用，促進了 EDA 技術(shù)的形成。 EDA技術(shù)在進入 21世紀后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面： （ 1）使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能； （ 2）在仿真和設(shè)計兩方面支持標準硬件描述語言的功能強大的 EDA軟件不斷推出； （ 3）電子技術(shù)全方位納入 EDA領(lǐng)域； （ 4） EDA使得電子領(lǐng)域各學科的界限更加模糊，更加互為包容； （ 5）更大規(guī)模的 FPGA和 CPLD器件的不斷推出； （ 6）基于 EDA工具的 ASIC設(shè)計標準單元已涵蓋大規(guī)模電子系統(tǒng)及 IP核模塊； （ 7）軟 硬件 IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計應(yīng)用領(lǐng)域得到進一步確認； （ 8） SoC高效低成本設(shè)計技術(shù)的成熟。從此， VHDL成為硬件描述語言的業(yè)界標準之一。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標準硬件描述語言。現(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標準硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 除了作為電子系統(tǒng)設(shè)計的主選硬件描述語言外， VHDL在 EDA領(lǐng)域的仿真測試、程序模塊的移植、ASIC設(shè)計源程序的交付、 IP核（ Intelligence Property core）的應(yīng)用方面擔任著不可或缺的角色，因此不可避免地將成為了必要的設(shè)計開發(fā)工具。 除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 VHDL的主要優(yōu)點 （ 1）覆蓋面廣，有強大的系統(tǒng)硬件 描述能力 VHDL可以覆蓋行為描述、 RTL (寄存器傳輸 )級描述、門描述、電路描述和物理參數(shù)描述（包括延時、功耗、頻率、幾何尺寸等）。這樣便給硬件描述帶來了較大的自由度，使設(shè)計人員能夠方便地使用 VHDL創(chuàng)建高層次的系統(tǒng)模型。 （ 3）獨立于器件的設(shè)計，與工藝無關(guān) 用 VHDL進行硬件電路設(shè)計時， 并不需要首先考慮選擇完成設(shè)計的器件，也就是說，VHDL并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計人員可以集中精力進行設(shè)計的優(yōu)化，不需要考慮其他問題。 （ 4）易于移植和設(shè)計資源共享 由于 VHDL是一種國際標準化的硬件描述語言，對于同一個設(shè)計描述，它可以移植到符合相同標準的任意系統(tǒng)或平臺上運行。 現(xiàn)場可編程邏輯（ FPGA）器件 引言 FPGA（現(xiàn)場可編程門陣列）與 CPLD（復雜可編程邏輯器件）都是可編程邏輯器件 [11]，它們是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。應(yīng)用 FPGA/CPLD可以做成一個系統(tǒng)級芯片，它具有可編程性和實現(xiàn)方案容易修改的特點。由于芯 片內(nèi)部硬件連接關(guān)系的描述的存放，是以EEPROM、 SRAM或 FLASH或外接 EPROM為基礎(chǔ)的，設(shè)計用戶可在可編程門陣列芯片及外圍電路保持不動的情況下，通過計算機重新下載或配置設(shè)計軟件，就能實現(xiàn)一種新的芯片功能。 FPGA的組成及其應(yīng)用特點 FPGA 的組成：現(xiàn)場可編程門陣列（ FPGA）是在 PAL和 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的、可由用戶自行定義配置的高密度專用集成電路，結(jié)構(gòu)上主要由三部分組成：可編程邏輯塊（ CLBConfigurable Logic Block）、輸入 \輸出單元（ IOBI\O Block）和可編程連線（ IRInterconnect Resoutce）。相比應(yīng)用單片機的設(shè)計系統(tǒng)來說，可以較好地解決諸如 MCU的復位不可靠和 PC 可能跑飛等問題。 由于 FPGA 的集成規(guī)模非常大，因此可借助 HDL 硬件描述語言開發(fā)出系統(tǒng)級芯片和產(chǎn)品。 FPGA 顯著的優(yōu)勢是開發(fā)周期短，投資風險小、產(chǎn)品上市速度快，市場適應(yīng)能力強和硬件升級回旋余地大。 FPGA 芯片都是比較特殊的 ASIC 芯片，除了具有 SAIC 的特點之外，還具有以下幾個優(yōu)點： （ 1）集成度越來越高：隨著超大規(guī)模集成電路 VLSI（ Very Large Scale IC）工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶閘管。 （ 2）嵌入式存貯技術(shù)：在 CPLD/FPGA 內(nèi)部嵌入一定數(shù)量的存貯器。這對設(shè)計電子系統(tǒng)的 智能化功能提供了技術(shù)支持。單個 16 bit 乘法器的速度可達 100 MHZ 以上，這正是寬帶高速實時信號的需要。 （ 4）系統(tǒng)保密性能增強：隨著 IP（知識產(chǎn)權(quán)）越來越被高度重視，帶有 IP 內(nèi)核的功能塊在 ASIC 設(shè)計平臺上的應(yīng)用日益廣泛。并可以使每個 設(shè)計人員充分利用軟件。因此，用 FPGA 試制樣片，能以最快的速度占領(lǐng)市場。當電路有少量改動時，更能顯示出 FPGA 的優(yōu)勢。 FPGA 軟件易學易用，可以使設(shè)計 人員集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場。 FLEX1OK系列器件規(guī)模從 1萬門到 25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個芯片上，采用快速可預測連線延時的連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將 EPLD和 FPGA優(yōu)點結(jié)合于一體的新型器件。 輸入輸出單元 (IOE) 每個 IOE包含一個雙向 I/O緩沖器和一個輸入輸出寄存器，可被用作輸入輸出或雙向引腳。此外每個引腳還可指定為集電極開路輸出。周邊控制總線提供多達 12個周邊控制信號并用高速驅(qū)動器使穿越器件的信號偏移最小化。每個周邊控制信號可被一專用輸入腳驅(qū)動，或被特 定行中每個 LAB的第一個 LE驅(qū)動。 FLEX10K的 LAB在結(jié)構(gòu)上與 FLEX8000大致相同，不同之處主要體現(xiàn)在輸出到快速通道 的互連上，此外構(gòu)成 LAB的邏輯單元內(nèi)部結(jié)構(gòu)也有所改進。每個 LE有兩個輸出，輸出可驅(qū)動局部互連和快速通道互連。查找表的物理結(jié)構(gòu)是靜態(tài)存儲器 (SRAM)。 查找表結(jié)構(gòu)的函數(shù)功能非常強。用查找表實現(xiàn)邏輯函數(shù)時，把對應(yīng)函數(shù)的真值表預先存放在 SRAM中，即可實現(xiàn)相應(yīng)的函數(shù)運算。 FLEX10K的 LE中的可編程觸發(fā)器可設(shè)置成 D， T ， JK或 RS觸發(fā)器。對于純組合邏輯，可旁路 LE中的觸發(fā)器，將 LUT的輸出直接連到 LE的輸出端。每個 EAB單獨使用時，可配 置成以下幾種尺寸之一： 2568 、 5124 、 10242 或 20481 。 Altera的 Quartus II軟件能夠自動地組合多個 EAB實現(xiàn)設(shè)計者對RAM規(guī)格的要求。邏輯功能通過配置時編程 EAB為只讀模型，生在一個大的 LUT實現(xiàn)。 EAB的大容量使設(shè)計者能夠在一個邏輯級上完成復雜的功能，避免了多個 LE連接帶來的連線延時。每一組行連線視器件大小不同可以有 144根、 216根或 312根，每一組列連線均是 24 根。全長通道連接一行中所有的 LAB，半長通道只與半行 LAB相連接。 FLEX10K行內(nèi)連的這種改進使兩個鄰近的 LAB相連時只占用半長行通道，保留另一半通道資源供其它 LAB使用，從而增加了走線資源。 FLEXl0K系列器件特點： 嵌入陣列 EAB，是一個在輸入和輸出端口都帶有寄存器的一種 靈活的 RAM塊，可以完成許多宏函數(shù)如存儲器、查找表等。 基于 JTAG的邊界掃描測試， (B系列 )， (A,V 系列 )或 。 靈活多變的行列連線資源。 多種封裝形式。 強大的集成開發(fā)環(huán)境和多形式的用戶接口。在 MAX+PLUS II軟件提供的設(shè)計環(huán)境中可以完成設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和器件編程四個設(shè)計階段。在設(shè)計編譯階段， MAX+PLUS II編譯器依據(jù)設(shè)計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。并且可以在設(shè)計文件中加載不同的激勵，觀察中間結(jié)果以及輸出波形。在器件編程階段， MAX+PLUS II編程器將編譯器生成的編程文件下載到 Altera器件實現(xiàn)對器件編程。因為 CPLD／ FPGA芯片能夠可重 復編程，所以如果動態(tài)時序驗證的結(jié)果不能滿足用戶的需要時，用戶可以返回到設(shè)計階段重新設(shè)計，然后重復上面的步驟，最終達到設(shè)計要求。 圖 MAX+PLUSII設(shè)計流程 第 4章 基于 FPGA的正弦信號發(fā)生器 總體設(shè)計框圖 顯示模塊 信號發(fā)生器核心 頻 率 相位 波形 ROM D/A轉(zhuǎn)換器 濾波電路 輸出波形 控制模塊 累加器 系統(tǒng)時鐘 clk 圖 信號發(fā) 生器結(jié)構(gòu)框圖 圖 ，其中相位累加器和波形存儲器構(gòu)成信號發(fā)生器核 心部分。而顯示模塊， D/A轉(zhuǎn)換器和濾波電路則作為信號發(fā)生器外圍硬件設(shè)計。 主模塊軟件設(shè)計 相位累加器的設(shè)計 N位 累加 高 W位至波形存儲器 全加器 寄存器 （ W為存儲器地址線寬度） 頻率字輸入