【正文】 程器件的基礎(chǔ)上進(jìn) 一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元數(shù)組 LCA(Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出 /輸入模塊 IOB(InputBlock.、 OutputBlock)和內(nèi)部聯(lián)機(jī) (Interconnect)三個部分 ， 如圖 26 所示 。 CLB 以 NN? 陣列形式分布在 FPGA 芯片中 。通過編程可將 I/O 引腳設(shè)置成輸入、輸出和雙向等不同的功能， I/OB 分布在芯片的四周。 圖 26 FPGA內(nèi)部結(jié)構(gòu)圖 FPGA 特點 FPGA 的基本特點主要有： (1)采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片； (2) FPGA 可做其他全定制或半定制 ASIC 電路的合適樣片； (3) FPGA內(nèi)部有豐富的觸發(fā)器和 IO 引腳； (4) FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一； (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 10 電平兼容。 FPGA 具有靜態(tài)可重復(fù)編程和動態(tài)在線系統(tǒng)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過編程來修改。用單片機(jī)配置 FPGA 器件時，關(guān)鍵在于產(chǎn)生合適的時序。 CycloneII 系列 FPGA 主要由輸入輸出單元 IOE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機(jī)組成。所以，EAB 不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。 Altera 公司 FPGA 器件 CycloneII系列的組成主要包括： (l)邏輯數(shù)組，由多個邏輯數(shù)組塊 (Logic Array Blocks， LABs)排列而成，用于實現(xiàn)大部分邏輯功能； (2)在芯片四周分布著可編程的輸入輸出單元 (InPut/OutPut Elements， IOEs)，提供封裝引腳與內(nèi)部邏輯之間的連接接口； (3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)； (4)片上的隨機(jī)存取塊狀 RAM； (5)鎖相環(huán) (PLL)，用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻； (6)高速的硬件乘法器，有助于實現(xiàn)高性能的 DSP 功能。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。當(dāng)需要修改 FPGA功能時，只需換一片 EPROM 即可。因此， FPGA 的使用靈活。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程 (one Time Programmabfe， OTP)能力。基于 SRAM 的 FPGA 器件經(jīng)常帶來一些其他的成本，包括：啟動 PROMS 支持安全和保密應(yīng)用的備用電池等等。 FPGA 器件配置方式 Aletra 公司的 FPGA 器件配置的方式組要分為兩大類：主動方式和被動方式?；?SRAM 編程方式的 FPGA 器件多采用主徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 11 動方式配置，每次重新上電后， FPGA 器件可以控制專用的串行配置存儲器件對其進(jìn)行配置。根據(jù)數(shù)據(jù)線的多少又可以 將 FPGA 器件配置分為并行和串行配置兩類。 使用 FPGA 器件進(jìn)行開發(fā)的優(yōu)點 使用 FPGA 器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。使用 FPGA 器件設(shè)計數(shù)字系統(tǒng)電路的主要優(yōu)點如下： 。 。 。 。 Verilog HDL 可用于從算法級、門級到開關(guān)級的多種抽象層次的數(shù)字系統(tǒng)建模。由于 Verilog HDL 既是機(jī)器可讀的語言也是人類可讀的語言，因此它支持硬件設(shè)計的開發(fā)、驗證、綜合和測試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計、維護(hù)和修改。 Verilog HDL 包含了豐富的內(nèi)建原語，包括邏輯門、用戶定義的原語、開關(guān)以及線邏輯。從本質(zhì)上講， Verilog 所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（ ）和變量（ variable）。對于過程賦值，變量和網(wǎng)絡(luò)值的計算結(jié)果可以存儲于變量當(dāng)中，它提供了基本的行為級建模方法。模塊的功能描述可以是結(jié)構(gòu)級的、行為級的、也可以是結(jié)構(gòu)級和行為級的混合。一個完整的 VerilogHDL 設(shè)計模塊包括端口定義、 I/O 聲明、信號類型聲明和功能描述四部分。 PLI/VPI 是一些例程的集合，它使得外部函數(shù)能夠訪問包含在 Verilog HDL 描述內(nèi)部的信息，推動了與仿真之間的動態(tài)交互。 用 Verilog HDL 語言開發(fā) FPGA 的完整流程為： ：用任何文本編輯器都可以進(jìn)行， 也可以用專用的 HDL 編輯環(huán)境。 ：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）。邏輯綜合軟件會生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 ：需要利用在布 局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 13 3 系統(tǒng)軟件設(shè)計 FPGA 軟件電路設(shè)計主要是通過軟件編程實現(xiàn) FPGA 內(nèi)部的電路的形成。然后，利用 Quartus II 工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。 編程軟件的介紹 Quartus II 簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件。 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影 響的后續(xù)模塊。 。 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 。 。 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 ：包括分析和綜合器件、輔助工具和 RTL 查看器等工具。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 14 ；進(jìn)行時序分析，可查看時序分析結(jié)果報告。 ：包括四種編程模式，即被動串行模式、 JTAG 模式、主動串行模式和插座內(nèi)編程模式。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。 、名稱和頂層實體。設(shè)置好后單擊 Next 按鈕。 Altera 器件系列。 EDA 工具，默認(rèn)操作，單擊 Next 按鈕。確認(rèn)無誤后，單擊 Finish 按鈕，結(jié)束新建工程向?qū)?，如圖 32 所示。 工程編譯 Quartus II 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計項目的檢錯、邏輯綜合和結(jié)構(gòu)綜合。編譯器首先從工程設(shè)計文件間的層次結(jié)構(gòu)描述中提取信 息，包括每個低層次文件中的錯誤信息，供設(shè)計者排除，然后將這些層次構(gòu)建產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有的文件結(jié)合成一個數(shù)據(jù)包，以便更有效的處理。注意這里所謂的編譯（ Compilation）包括 Quartus II 對設(shè)計輸入的多項處理操作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時序分析等。選擇 File→ Create/Update→ Create Symbol Files For Current File，例如圖 33 所示的是一個由 Verilog 源程序生成的乘法器。 ，選擇 Insert→ Symbol,打開一個 Symbol 對話框 ,如圖 34 所示，選擇已有模塊，則可將其添加到頂層模塊中。 圖 34 Symbol 對話框 設(shè)計 Vector Waveform File ，選擇 File→ New→ Others 打開對話框，選擇 Vector Waveform File，新建波形文件。設(shè)置時鐘信號周期、占空比， 在波形文件中單擊時鐘信號（ clk），選擇 Value→ Clock，彈出如圖35 所示對話框。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS 技術(shù)的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出。 FPGA 的應(yīng)用不僅使得數(shù)字電路系 統(tǒng)的設(shè)計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 用 FPGA 設(shè)計 DDS 電路比采用專用 DDS 芯片更為靈活。相比之下 FPGA 的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。因此，采用 FPGA 來設(shè)計 DDS 系統(tǒng)具有很高的性價比。 本系統(tǒng)是在基于 DDS 技術(shù)的基礎(chǔ)上，產(chǎn)生 3 種信號波形，分別為正弦波、方波、鋸齒波。方波以 DDS 相位累加器的溢出信號為輸入，計算得出其基本波形。本系統(tǒng)通過輸入頻率控制 字控制輸出波形的頻率實現(xiàn)調(diào)頻功能；通過改變徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 18 乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實現(xiàn)調(diào)幅功能。 本系統(tǒng)由 FPGA 芯片、鍵盤、數(shù)碼管、數(shù) 模轉(zhuǎn)換以及低通濾波和后級放大電路組成。其中 DDS 頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由 FPGA 芯片實現(xiàn)。本系統(tǒng)主要實現(xiàn)數(shù)字電路部分的設(shè)計。 C y c l o n e ⅡE P 2 C 3 5 F 6 7 2 C 8D A C 9 0 4 E低 通 濾波 器后 級 放大 電 路鍵 盤數(shù) 碼 管輸 出 圖 36系統(tǒng)硬件框圖 FPGA 系統(tǒng)設(shè)計流程 相 位 累 加 器頻 率 字 寄 存 器正 弦 波 形 數(shù) 據(jù)存 儲時 鐘 信 號頻 率 控 制 字方 波 、 鋸 齒 波模 塊幅 度 控 制 字調(diào) 幅 乘 法 器波 形 輸 出 圖 37 FPGA設(shè)計框圖 FPGA 實 現(xiàn)的主要功能是： (1)保存頻率控制字，并構(gòu)成相位累加器，用相位累加器輸出信號產(chǎn)生波形； (2)用內(nèi)部存儲模塊構(gòu)成存放正弦波數(shù)據(jù)的 ROM 數(shù)據(jù)表； (3)實現(xiàn)乘法器徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 19 設(shè)計，幅度控制字輸入，用于波形的幅度調(diào)節(jié)。 DDS 模塊中的由一個 32 位的加法器和一個相位寄存器構(gòu)成，加法器以頻率控制字 K 作為步長進(jìn)行加法運算，和滿時清零，重新進(jìn)行計算。累加器的溢出 信號送入方波產(chǎn)生模塊，輸出方波。本設(shè)計是在同步時鐘 clk 信號下協(xié)調(diào)工作的。 頂 層 模 塊波 形 產(chǎn) 生 模 塊 D D S 控 制 模 塊 調(diào) 幅 模 塊方 波 鋸 齒 波頻 率 控 制 字輸 入3 2 位 相 位 累加 器正 弦 R O M 圖 38 FPGA設(shè)計模塊圖 整個設(shè)計有一個頂層模塊設(shè)計，按照功能要求劃分為三個模塊，即 DDS 控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。 系統(tǒng)整體原理圖如圖 39 所示。 5 個輸入信號分別是時鐘信號、復(fù)位信號、頻率控制字、頻率鎖存信號、調(diào)幅信號， 3個輸出信號分別是正弦波輸出、方波輸出、鋸齒波輸出。 輸入信號端口說明如下： clk：時鐘信號，為系統(tǒng)提供 50MHZ 的時鐘信號。 Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現(xiàn)系統(tǒng)的調(diào)頻功能。 mult_param[7..0]：調(diào)幅信號，實現(xiàn)波形的幅度調(diào)節(jié)。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 20 輸出信號端口說明如下： DA1[9..0]：正弦波形輸出。 DA3[9..0]：鋸齒波波形輸出。該模塊的結(jié)構(gòu)框圖如圖 41 所示。 Fcw[31..0]：頻率控制字輸入。 Q[31..0]：頻率控制字輸出，送入 DDS 模塊，確定輸出波形頻率。//add before adder// input clr。 input loadCLK。 reg [31:0] Q。d0:D。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 22 圖 42頻率寄存器模塊仿真波形圖 DDS 模塊設(shè)計 DDS 模塊主要功能是由頻率控制字合成所要產(chǎn)生的波形頻率，并且產(chǎn)生 ROM 波形數(shù)據(jù)表的的地址。相位寄存器將累加和送回加法器輸入端用于下一次計算，取高 10 位作為 ROM 地址，同時送入鋸齒波模塊，溢出信號作為方波模塊的輸入。該模塊的結(jié)構(gòu)框圖如圖 43 所示。 add[31..0]：相位寄 存器值，保存累加值。 32 位加法器模塊功能設(shè)計的 VerilogHDL 部分程序如下（詳細(xì)程序見附錄 2）： module adder2 (A,B,CY_IN,SUM,CY_OUT)。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 23 output SUM,CY_OUT。 assign CY_OUT=(Aamp。CY_IN)|(Bamp。 endmodule 在軟件工具 Quartus II 的 編譯和波形仿真后得到的波形如圖 44 所示。輸出累加和送回加法器，同時輸出溢出信號。 圖 45 相位寄存器 各端口說明如下： clr：復(fù)位信號，低電平有效。 D[31..0]： 32 位加法器輸出值。 dram[9..0]：取累加和高 10 位為