基于fpga的信號(hào)發(fā)生器的設(shè)計(jì)6波形-在線瀏覽
2024-07-29 15:36本頁面
【正文】 當(dāng)減到0后賦值到最大。從仿真波形圖也能看出這種變化規(guī)律。 BEGINIF reset=39。 THEN tmp:=11111111。EVENT AND clk=39。 THEN檢測時(shí)鐘上升沿IF tmp=00000000 THEN tmp:=11111111。遞減運(yùn)算END IF。q=tmp。END behave。圖431 三角波框圖圖432 三角波模塊仿真圖三角波波形是對(duì)稱的，每邊呈線形變化，所以可以根據(jù)數(shù)據(jù)做簡單運(yùn)算，就可以得到三角波。當(dāng)復(fù)位信號(hào)為1時(shí)，當(dāng)每當(dāng)檢測到時(shí)鐘上升沿時(shí)，當(dāng)計(jì)數(shù)的數(shù)據(jù)不是最大值時(shí)，數(shù)值做遞增運(yùn)算，當(dāng)增大到最大時(shí)，然后再做遞減運(yùn)算，因此輸出的波形便呈現(xiàn)出三角波的形狀。VHDL描述如下：ARCHITECTURE behave OF delat ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 BEGINIF reset=39。 THEN tmp:=00000000。EVENT AND clk=39。 THEN檢測時(shí)鐘上升沿 IF a=39。 THEN IF tmp=11111110 THENtmp:=11111111。139。遞增運(yùn)算 END IF。 置最小值a:=39。 ELSE a為1時(shí)，執(zhí)行遞減運(yùn)算tmp:=tmp1。END IF。q=tmp。END behave。圖441 階梯波框圖圖442 階梯波模塊仿真圖階梯波設(shè)計(jì)的是數(shù)據(jù)的遞增是以一定的階梯常數(shù)向上增加，所以輸出的波形呈現(xiàn)是成階梯狀的，而不是完全呈現(xiàn)是直線增長。 VARIABLE a: STD_LOGIC。039。復(fù)位信號(hào)為0，置最小值ELSIF clk39。139。039。 IF tmp=11111111 THENtmp:=00000000。139。階梯常數(shù)為16，可修改a:=39。 END IF。039。 END IF。END PROCESS。 正弦波模塊正弦波模塊由三個(gè)部分組成：6位地址發(fā)生器、正弦信號(hào)數(shù)據(jù)ROM和原理圖頂層設(shè)計(jì)文件。LPM_ROM底層是FPGA中的EAB、ESB或M4K等模塊。正弦波產(chǎn)生原理：通過循環(huán)不斷地從波形數(shù)據(jù)ROM文件中依次讀取正弦波一個(gè)周期在時(shí)域上64個(gè)采樣點(diǎn)的波形數(shù)據(jù)送入波形DAC，從而產(chǎn)生正弦波。圖452 正弦波模塊仿真圖圖453 方波模塊方波模塊的square的VHDL程序描述如下：其中clk為輸入時(shí)鐘端口，clr為輸入復(fù)位端口，q為整數(shù)輸出端口。連續(xù)的輸出便成了觀測到的方波波形。BEGIN PROCESS(clk,clr) VARIABLE t:INTEGER。039。039。EVENT AND clk=39。 THEN 檢測時(shí)鐘上升沿IF t63 THEN 計(jì)數(shù)64個(gè)點(diǎn)t:=t+1。 當(dāng)計(jì)數(shù)的值大于64時(shí)，清零。 對(duì)內(nèi)部a變量取反，a變化啟動(dòng)進(jìn)程END PROCESS。END IF。PROCESS(clk,a)BEGINIF clk39。139。139。 a=1,輸出一個(gè)波形周期內(nèi)的高電平 ELSEq=0。END IF。END PROCESS。 輸出波形選擇模塊波形選擇模塊是一個(gè)設(shè)計(jì)位6選1的數(shù)據(jù)選擇器，其中sel為波形數(shù)據(jù)選擇端口，d0～d5為8位二進(jìn)制輸入端口，q為8位二進(jìn)制輸出端口。其選擇VHDL程序如下：圖47 輸出波形仿真CASE sel ISWHEN000=q=d0。遞減波形輸出，十進(jìn)制1WHEN010=q=d2。階梯波形輸出，十進(jìn)制3WHEN100=q=d4。方波輸出，十進(jìn)制5WHEN OTHERS=NULL。 調(diào)試的結(jié)果分析：（復(fù)位信號(hào)reset高電平，低電平為不輸出）(1)第一次sel選擇值設(shè)為0，輸出為遞增波，從圖中可以看出，輸出的波形成線性遞增，結(jié)果正確。（3）第三次sel的值設(shè)為2，輸出為三角波，其仿真波形如下圖所示，輸出波形線性增大到最大后，再線性減小。（5）第五次sel的值設(shè)為4，其輸出的波形是正弦波，從圖中可以看出，輸出的數(shù)據(jù)的變化規(guī)律是正弦規(guī)律。（7）當(dāng)設(shè)置為其他值時(shí)無波形輸出6 設(shè)計(jì)總結(jié)本設(shè)計(jì)以函數(shù)信號(hào)發(fā)生器的功能為設(shè)計(jì)對(duì)象，運(yùn)用EDA技術(shù)的設(shè)計(jì)方法，進(jìn)行各種波形的輸入設(shè)計(jì)、設(shè)計(jì)處理和器件編程。結(jié)合FPGA的開發(fā)集成環(huán)境Quartus2軟件，產(chǎn)生了函數(shù)信號(hào)發(fā)生器的各種信號(hào)，同時(shí)完成了時(shí)序和功能仿真，并在GW48CK型實(shí)驗(yàn)開發(fā)系統(tǒng)上實(shí)現(xiàn)的波形仿真。本設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器在設(shè)計(jì)上由于設(shè)計(jì)時(shí)考慮的不夠全面雖然完成了函數(shù)信號(hào)的產(chǎn)生，但不夠完善。參考文獻(xiàn)[1] 姜雪松, 2007.[2] [M].北京:電子工業(yè)出版社,2005.[3] 潘松,（第三版）,科學(xué)出版社，2006.[4] 褚振勇,，2002.[5] ，2005.[6] 林明權(quán). ,2003.[7] ,.[8] 王志鵬,+PLUS ,.[9] ,.附 錄1. 遞增波形源程序遞增模塊程序LIBRARY IEEE。 USE 。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ARCHITECTURE behave OF icrs ISBEGINPROCESS(clk,reset)VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0)。039。復(fù)位信號(hào)清零ELSIF clk39。139。遞增到最大值清零 ELSE tmp:=tmp+1。 END IF。 END PROCESS。2. 遞減波形源程序遞減模塊源程序LIBRARY IEEE。USE 。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ARCHITECTURE behave OF dcrs ISBEGINPROCESS(clk,re
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