基于fpga的信號發(fā)生器的設(shè)計(jì)6波形-全文預(yù)覽
【正文】 周期中的高電平。地址發(fā)生器的時鐘CLK的輸入頻率F0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)以及D/A輸出頻率F的關(guān)系是：F=F0/64。 END behave。循環(huán)計(jì)數(shù)標(biāo)志 END IF。139。 計(jì)數(shù)到最大清零a:=39。 THEN檢測時鐘上升沿 IF a=39。 THEN tmp:=00000000。VHDL描述如下：ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。END PROCESS。遞減運(yùn)算END IF。 ELSE IF tmp =00000001 THENtmp:=00000000。 置最大值a:=39。139。039。從仿真波形圖也能看出這種變化規(guī)律。 三角波模塊三角波波delat的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。END IF。139。039。計(jì)數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。END behave。遞增運(yùn)算END IF。EVENT AND clk=39。 BEGINIF reset=39。當(dāng)復(fù)位信號為1時，每當(dāng)檢測到時鐘上升沿時，計(jì)數(shù)器值加1，當(dāng)增加到最大后清零。3 系統(tǒng)細(xì)化框圖系統(tǒng)時鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過D/A轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號（由FPGA輸出）變成了相應(yīng)模擬的信號波形。電路不需要外部搭建，節(jié)約成本且控制簡單方便。 波形函數(shù)輸出控制方式選擇方案一：控制多路D/A開關(guān)輸出方式此種方案為每一路輸出的波形函數(shù)使用一路D/A轉(zhuǎn)換后輸出，通過控制開關(guān)控制每一路D/A是否工作，決定輸出的波形。方案四：利用在系統(tǒng)編程技術(shù)和FPGA芯片產(chǎn)生。通過芯片IC145152，壓控振蕩器搭接的鎖相環(huán)電路輸出穩(wěn)定性極好的正弦波，再利用過零比較器轉(zhuǎn)換成方波，積分電路轉(zhuǎn)換成三角波。由此可確定為：圖11 系統(tǒng)的總體原理框波形發(fā)生模塊時鐘clk復(fù)位reset波形輸出選擇模塊2 方案選擇 波形函數(shù)發(fā)生方案對比選擇波形函數(shù)發(fā)生是本設(shè)計(jì)的最重要的部分，實(shí)現(xiàn)函數(shù)發(fā)生的途徑也有很多，因此必須選擇一種易于實(shí)現(xiàn)且精度高的方案，以此來提高本設(shè)計(jì)的實(shí)用性。本設(shè)計(jì)是一個基于VHDL的采用自頂向下設(shè)計(jì)方法實(shí)現(xiàn)的信號發(fā)生器，該設(shè)計(jì)方法具有外圍電路簡單，程序修改靈活和調(diào)試容易等特點(diǎn)，并通過計(jì)算機(jī)仿真和實(shí)驗(yàn)證明了設(shè)計(jì)的正確性。主要參考資料：姜雪松, 2007.[M].北京:電子工業(yè)出版社,2005.完 成 期 限： — 指導(dǎo)教師簽名： 課程負(fù)責(zé)人簽名： 2013年 6月 18日26目 錄摘 要 I1 題目分析 12 方案選擇 2 波形函數(shù)發(fā)生方案對比選擇 2 波形函數(shù)輸出控制方式選擇 23 系統(tǒng)細(xì)化框圖 44 各模塊程序設(shè)計(jì)及仿真 5 遞增斜波模塊 5 遞減斜波模塊 6 三角波模塊 7 階梯波模塊 8 正弦波模塊 10 方波模塊 11 輸出波形選擇模塊 125 系統(tǒng)聯(lián)調(diào)測試分析 146 設(shè)計(jì)總結(jié) 16參考文獻(xiàn) 17附 錄 18基于FPGA的函數(shù)發(fā)生器設(shè)計(jì)摘 要隨著基于CPLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動控制及計(jì)算機(jī)等領(lǐng)域的重要性日益突出。鄭州輕工業(yè)學(xué)院電子技術(shù)課程設(shè)計(jì) 題 目 ____________________ ____________________ 學(xué)生姓名 專業(yè)班級 學(xué) 號 院 （系） 電氣信息工程學(xué)院 指導(dǎo)教師 完成時間 2012年06月22日 基于FPGA的函數(shù)發(fā)生器設(shè)計(jì)鄭州輕工業(yè)學(xué)院課 程 設(shè) 計(jì) 任 務(wù) 書題目 基于FPGA的信號發(fā)生器設(shè)計(jì) 專業(yè)、班級 學(xué)號 姓名 主要內(nèi)容、基本要求、主要參考資料等：主要內(nèi)容：要求學(xué)生使用硬件描述語言設(shè)計(jì)信號發(fā)生器的FPGA源程序，實(shí)現(xiàn)如下功能：設(shè)計(jì)智能信號發(fā)生器，要求實(shí)現(xiàn)正弦波、方波、三角波、遞增、遞減斜波和階梯波六種波形。 程序設(shè)計(jì)完成后要求在軟件中實(shí)現(xiàn)功能仿真。函數(shù)發(fā)生器是一種多波形的信號源，它可以產(chǎn)生方波、三角波、鋸齒波，甚至任意波形。通過以上分析設(shè)計(jì)要求完成的功能，確定函數(shù)發(fā)生器可由遞增斜波產(chǎn)生模塊、遞減斜波產(chǎn)生模塊、三角波產(chǎn)生模塊、階梯波產(chǎn)生模塊、正弦波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊組成，以及按鍵復(fù)位控制和時鐘輸入。方案二：使用傳統(tǒng)的鎖相頻率合成方法。MAX038是精密高頻波形產(chǎn)生電路，能夠產(chǎn)生準(zhǔn)確的三角波、方波和正弦波三種周期性波形，但無法實(shí)現(xiàn)階梯波和遞增遞減斜波的產(chǎn)生?；诜桨杆牡耐鈬娐泛唵稳菀讓?shí)現(xiàn)、波形產(chǎn)生精度高、易于仿真觀測調(diào)試的優(yōu)點(diǎn)，因此本設(shè)計(jì)的函數(shù)發(fā)生器選擇方案四完成波形發(fā)生的全部功能。方案二完全可以得到方案一的設(shè)計(jì)要求，而且只需一個D/A轉(zhuǎn)換器就可以?；诜桨付脑O(shè)計(jì)簡便、節(jié)約制作元件和成本、控制簡便等優(yōu)點(diǎn)，選擇方案二作為波形函數(shù)輸出控制方式。圖41 1斜波框圖圖412 遞增斜波模塊仿真圖程序設(shè)計(jì)的當(dāng)復(fù)位信號為0時,輸出為0，無對應(yīng)的波形產(chǎn)生。VHDL描述為：ARCHITECTURE behave OF icrs ISBEGIN PROCESS(cl
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