【正文】 檔位選擇信號(hào) sss : in std_logic_vector( 4 downto 0 )。 時(shí)鐘信號(hào)輸入 set, clr, up, down, zu, zd : in std_logic。use 。動(dòng)手實(shí)踐是理論知識(shí)得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。此次課程設(shè)計(jì)暴露了我平時(shí)學(xué)習(xí)中的許多不足。5小結(jié)通過這次FPGA課程設(shè)計(jì)，我對(duì)FPGA的基本原理有了進(jìn)一步的認(rèn)識(shí)。 IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。在程序設(shè)計(jì)中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。結(jié)構(gòu)體的名稱可以任取。第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。ENTITY fulladder IS PORT(a,b,Ci:in std_logic。use 。 第一部分是程序包，程序包是用VHDL語言編寫的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將要用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等，放在文件目錄名稱為IEEE的程序包庫中。在波形文件編輯方式下，右鍵選擇insert添加信號(hào)節(jié)點(diǎn)，設(shè)置相應(yīng)的參數(shù)。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 波形選擇信號(hào) Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 各個(gè)波形特征的調(diào)節(jié)觸發(fā)信號(hào) posting : in std_logic。綜合時(shí)，信號(hào)y被添加到敏感信號(hào)表中。 when 9 = lcd(7 downto 1)=0000100。 when 5 = lcd(7 downto 1)=0100100。 when 1 = lcd(7 downto 1)=1001111。s sensitivity list2．Warning: Output pins are stuck at VCC or GND Warning (13410): Pin p180 is stuck at VCC第一個(gè)警告，在process里作為被判斷信號(hào)(if或者case后面的)或者賦值語句右端信號(hào)通常應(yīng)該寫在process的敏感信號(hào)表里。如果編譯成功則源程序完全正確，否則應(yīng)該返回到出錯(cuò)處改正錯(cuò)誤直至編譯成功為止。即進(jìn)入VHDL語言編輯區(qū)如圖7所示。這里我將工程名取為：keshe。在File菜單中選擇New Project Wizard選項(xiàng)啟動(dòng)項(xiàng)目向?qū)?。波形指示：每種波形具有一個(gè)選擇開關(guān)，而每個(gè)選擇開關(guān)與FPGA接口的一端都并有一個(gè)發(fā)光二極管，發(fā)光二極管起指示作用。方波A：方波A產(chǎn)生也是由64個(gè)采樣點(diǎn)組成， 64個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。任意波：首先通過鍵盤把任意波形波形數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器中。語句，同時(shí)將tmp輸出，當(dāng)tmp=“11111111”；時(shí)，將tmp值清零，執(zhí)行下一個(gè)循環(huán)。在實(shí)物設(shè)計(jì)中，可以使用D/A接口來實(shí)現(xiàn)波形信號(hào)的輸出。本系統(tǒng)設(shè)計(jì)選定以FPGA作為系統(tǒng)控制核心的直接數(shù)字頻率合成實(shí)現(xiàn)方案。但模擬鎖相環(huán)模擬電路復(fù)雜，不易調(diào)節(jié)，成本較高，且由于受模擬器件的影響，波形變換調(diào)節(jié)時(shí)間較長，輸出波形的毛刺較多，因此模擬鎖相環(huán)實(shí)現(xiàn)在低頻（0~500KHz）信號(hào)發(fā)生系統(tǒng)中不是很好的方案。QuartusII平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。多功能波形發(fā)生器系統(tǒng)由以下四部分組成：輸入部分、FPGA部分、DAC、顯示部分組成。 （4）輸出波形的頻率范圍為100Hz～200kHz；重復(fù)頻率可調(diào)，頻率步進(jìn)間隔≤100Hz。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波和由用戶編輯的特定形狀波形。將其與簡單電路相結(jié)合就可以精確模擬仿真各種信號(hào)。 直接數(shù)字頻率合成（Direct Digital Synthesizer簡稱DDS）技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。同時(shí)還有兩個(gè)突出問題，一是通過電位器的調(diào)節(jié)來實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值；二是脈沖的占空比不可調(diào)節(jié)。 傳統(tǒng)的信號(hào)發(fā)生器主要有兩類：正弦波和脈沖波信號(hào)發(fā)生器，而函數(shù)發(fā)生器介于兩類之間。關(guān)鍵詞：VHDL D/A接口 Abstract Multi function signal generator has bee the most widely used in modern testing field of general instrument, and has represented one of the development direction of the source. Direct digital frequency synthesis (DDS) is a totaly digital frequency synthesis technology, which been put forward in the early 1970s. Using a lookup table method to synthetic waveform, it can satisfy any requirement of waveform produce. Due to the field programmable gates array (FPGA) with high integrity, high speed, and large storage properties, it can realize the DDS technology effectively, increase signal generator’s performance and reduce production costs. Firstly, this article introduced the function signal generator of the research background and DDS theory. Then, it described how to design a DDS module by VHDL, and introduced various signal occurs theory, method and the implementation process, VHDL code and simulation results. This paper also introduces the function of DE2 multimedia development platform, and pleted most of the functions of multifunction signal generator on DE2 platform finally. Including the occurrence of multiple signal and the manmachine interface which posed by LCD display and key input. Digitaltoanalog converters is DAC902, which produced by pany BURRBROWN. This signal generator can output eight different kinds of signals, and the frequency of the output signal, phase and modulation frequency signal also can be modifyed. Keywords: VHDL D/A Interface 多功能波形發(fā)生器的設(shè)計(jì)信號(hào)發(fā)生器又稱信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。 文中還介紹了Altera公司的DE2多媒體開發(fā)平臺(tái)的部分功能及使用，并最終利用DE2平臺(tái)完成了多功能信號(hào)發(fā)生器的大部分功能。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。文中詳細(xì)地介紹了多種信號(hào)的發(fā)生理論、實(shí)現(xiàn)方法、實(shí)現(xiàn)過程、部分VHDL代碼以及利用Quartus仿真的結(jié)果。該信號(hào)發(fā)生器能輸出8種不同的信號(hào)，并且能對(duì)輸出信號(hào)的頻率、相位以及調(diào)制信號(hào)的頻率進(jìn)行修改設(shè)定。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號(hào)發(fā)生器。而且要產(chǎn)生的信號(hào)波形越復(fù)雜，則電路結(jié)構(gòu)也會(huì)越復(fù)雜。此時(shí)傳統(tǒng)的信號(hào)發(fā)生器已經(jīng)無法滿足要求。它已廣泛應(yīng)用于通訊、雷達(dá)、遙控測試、電子對(duì)抗以及現(xiàn)代化的儀器儀表工業(yè)等許多領(lǐng)域。 課設(shè)目的（1）懂得多功能波形發(fā)生器的結(jié)構(gòu)組成（2）懂得利用FPGA芯片實(shí)現(xiàn)多種波形的產(chǎn)生方法（3）懂得一種復(fù)雜FPGA電路的設(shè)計(jì) 設(shè)計(jì)一個(gè)多功能波形發(fā)生器。 （3）具有波形存儲(chǔ)功能。 （7）用鍵盤或其他輸入裝置產(chǎn)生任意波形。QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設(shè)計(jì)的復(fù)雜性，加快設(shè)計(jì)速度。應(yīng)用模擬鎖相環(huán)，可將基準(zhǔn)頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當(dāng)高、穩(wěn)定性也比較好?；趩纹瑱C(jī)的數(shù)字波形發(fā)生系統(tǒng)受單片機(jī)指令頻率的限制，輸出波形頻率較低，而基于FPGA的波形發(fā)生系統(tǒng)就不存在這樣的問題，其輸出頻帶較單片機(jī)實(shí)現(xiàn)有很大的展寬。以正弦波為例，首先要按照一定的采樣點(diǎn)數(shù)將正弦波形一個(gè)周期的數(shù)據(jù)信息存于ROM表中，表中包含著一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對(duì)應(yīng)正弦波中0到360度范圍內(nèi)的一個(gè)相位點(diǎn)的幅度值，查找表時(shí)即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào)，通過設(shè)置的輸出端口輸出。以遞增鋸齒波為例，首先定義初始點(diǎn)為 tmp=“00000000”；在時(shí)鐘上升沿到來時(shí)，執(zhí)行tmp=tmp+1。正弦波的頻率取決于讀取數(shù)據(jù)的速度。三角波：三角波波形是對(duì)稱的，每邊呈線形變化，所以可以根據(jù)地址數(shù)據(jù)做簡單運(yùn)算，