【正文】 限制程度重新分配信號(hào)總線。 2. 檢查制造商的塊 /區(qū)域兼容性準(zhǔn)則。不過，你不必獨(dú)自面對(duì)這些挑戰(zhàn)，因?yàn)樵诋?dāng)前業(yè)內(nèi)領(lǐng)先的 FPGA 公司里工作的應(yīng)用工程師每天都會(huì)面對(duì)這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計(jì)工作變得更輕松的設(shè)計(jì)指導(dǎo)原則和解決方案。設(shè)計(jì)軟件供應(yīng)商 Magma 推出的綜合工具 Blast FPGA 能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來更嚴(yán)重的時(shí)序收斂問題。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 三、 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 FPGA一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 在設(shè)計(jì)過程中，如 果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重新測(cè)試。 （ 3）仿真與定時(shí)分析：仿真和定時(shí)分析均屬于設(shè)計(jì)校驗(yàn)，其作用是測(cè)試設(shè)計(jì)的邏輯功能和延時(shí)特性。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開發(fā)工具相兼容。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 II design 是最高級(jí)和復(fù)雜的，用于systemonaprogrammablechip (SOPC)的設(shè)計(jì)環(huán)境。就是說，可以用擴(kuò)展信號(hào)的頻譜作為代價(jià)， 換取用很低信噪比傳送信號(hào)，同樣可以得到很低的差錯(cuò)率。最后，它具有較強(qiáng)的抗干擾能力，敵方要干擾這種寬帶雷達(dá)信號(hào)，將比干擾普通的雷達(dá)信號(hào)困難得多。該型雷達(dá)實(shí)質(zhì)上是一種連續(xù)波雷達(dá)，具有低截獲概率性，是一種體制新、性能高、適應(yīng)現(xiàn)代高技術(shù)戰(zhàn)爭(zhēng)需要的雷達(dá)。 m序列是偽隨機(jī)序列中最重要的序列中的一種 ，是最長(zhǎng) 的 線性移位寄存器序列。擴(kuò)展頻譜通信方式有許多優(yōu)點(diǎn)，如抗干擾、抗噪音、抗多徑衰落、低功率譜密度下工作、有保密性、可多址復(fù)用和任意選址、高精度測(cè)量等。 R(j)是一個(gè)周期函數(shù)，即 式中， k=1,2,?, p=(2n1)為周期。記作 基于 FPGA 的ｍ序列發(fā)生器 6 經(jīng)過 j 次移位后， m 序列為 其中 ai+p=ai(以 p 為周期 )，以上兩序列的對(duì)應(yīng)項(xiàng)相乘然后相加， 利用所得的總和 來衡量一個(gè) m 序列與它的 j 次移位序列之間的相關(guān)程度，并把它叫做 m 序列(a1,a2,a3,?, ap)的自相關(guān)函數(shù)。一個(gè)周期中長(zhǎng)度為 1 的游程數(shù)占游程總數(shù)的 1/2；長(zhǎng)度為 2的游程數(shù)占游程總數(shù)的 1/4；其中 1=k=n1。 m序列一個(gè)周期經(jīng)歷 2n1個(gè)狀態(tài)，少一個(gè)全 0狀態(tài)（屬于偶數(shù)狀態(tài)），因此在一個(gè)周期中“ 1”的個(gè)數(shù)比“ 0”的個(gè)數(shù)多一個(gè)。 （ 1）線性反饋移位寄存器的遞推關(guān)系式 遞推關(guān)系式又稱為反饋邏輯函數(shù)或遞推方程。其特性由移位寄存器的級(jí)數(shù)、初始狀態(tài)、反饋邏輯以及時(shí)鐘速率 (決定著輸出碼元的寬度 )所決定。這里所謂 “ 各態(tài)歷經(jīng) ” 就是所有 12?n 個(gè)狀態(tài)都經(jīng)過了。不難看出，在任何一個(gè)時(shí)刻去觀察移位寄存器的狀態(tài)，必然是 n2 個(gè)狀態(tài)之一，其中每一狀態(tài)代表一個(gè) n位的二進(jìn)制數(shù)字；但是，必須把全 0 排斥在外，因?yàn)槿绻粋€(gè)進(jìn)入全 0，不論反饋線多少或在哪些級(jí)，這種狀態(tài)就不會(huì)再改變。由線性反饋遺存器產(chǎn)生出的周期最長(zhǎng)的二進(jìn)制數(shù)字序列，稱為最大長(zhǎng)度線性反饋遺存器序列，通常簡(jiǎn)稱為 m序列。目前廣泛應(yīng)用的偽隨機(jī)噪聲都是由數(shù)字電路產(chǎn)生的周期序列（即濾波等處理后）得到的。然而，利用隨機(jī)噪聲的最大困難是它難以產(chǎn)生和處理。因此，最早人們是企圖設(shè)計(jì)消除或減小通信系統(tǒng)的隨機(jī)噪聲，但是，有時(shí)人們也希望獲得隨機(jī)噪聲。從理論上說，一個(gè)真正的隨機(jī)（二進(jìn)制）序列的“周期”是無限長(zhǎng)的，但是，采用這種序列時(shí)在接收端將無法產(chǎn)生相同的序列與之同步。 m 序列發(fā)生器的結(jié)構(gòu)主要分為兩類，一類稱為簡(jiǎn)單型碼序列發(fā)生器，另一類稱為模塊型碼序列發(fā)生器。文章提出 VHDL 語言實(shí)現(xiàn)， l 序列電路是周期、初相位可編程變化的，其應(yīng)用較為靈活，通過微處理器對(duì)其進(jìn)行適當(dāng)?shù)某跏蓟?，即可產(chǎn)生用戶所需周 期、初相位的 m 序列輸出。偽噪聲發(fā)生器在測(cè)距、通信等領(lǐng)域的應(yīng)用日益受到人們重視。序列的統(tǒng)計(jì)特性分析表明：該方法產(chǎn)生的序列符合ｍ序列的偽隨機(jī)特性，驗(yàn)證了算法的正確性。算法運(yùn)用 VHDL 語言編程，以 A1tera 的 QuartusⅡ軟件為開發(fā)平臺(tái)，給出了序列的仿真波形。例如 , 在連續(xù)波雷達(dá)中可用作測(cè)距信號(hào) , 在遙控系統(tǒng)中可用作遙控信號(hào) , 在多址通信中可用作地址信號(hào) , 在數(shù)字通信中可用作群同步信號(hào) ,還可用作噪聲源及在保密通信中起 加密作用等。 (3)VHDL 與 CPLD 實(shí)現(xiàn) 由于 CPLD 的高集成度，而且 VHDL 語言編程較為方便，故可以大大減少電路的裝調(diào)的困難。 理論基礎(chǔ) m 序列是最長(zhǎng)線性反饋移位寄存器序列的簡(jiǎn)稱，它是由帶線性反饋的移位寄存器產(chǎn)生的周期最長(zhǎng)的一種序列。從原則上看，就可以用將一個(gè)長(zhǎng)周期序列疊加在輸入序列上的方法來實(shí)現(xiàn)，并且疊加序列的周期越長(zhǎng)越好。信道中存在的隨機(jī)噪聲會(huì)使模擬信號(hào)產(chǎn)生失真，或使數(shù)字信 號(hào)解調(diào)后出現(xiàn)誤碼；同時(shí)，它還是限制信道容量的一個(gè) 重要因素。另外，為了實(shí)現(xiàn)高可靠的保密通信，也希望利用隨機(jī)噪聲。由于它具有隨機(jī)噪聲的優(yōu)點(diǎn)，又避免了它的缺點(diǎn)，因此獲得了日益廣泛的實(shí)際應(yīng)用。他又可分為線性反饋移存器和非線性反饋遺存器兩類。圖 22中示出了 n 級(jí)移位寄存器，其中有若干級(jí)經(jīng)模 2加法器反饋到第 1 級(jí)。如果反饋線所分布的級(jí)次是恰當(dāng)?shù)?，那么，移位寄存器的狀態(tài)必然各態(tài)歷經(jīng)后才會(huì)循環(huán)。 線性反饋移位寄存器 基于 FPGA 的ｍ序列發(fā)生器 3 圖 12 線性移位寄存器 由于帶有反饋，因此在移位脈沖作用下，移位寄存器各級(jí)的狀態(tài)將不斷變化，通常移位寄存器的最后一級(jí)做輸出，輸出序列為 輸出序列是一個(gè)周期序列。為了避免這種情況，需設(shè)置全 0 排除電路。 N 級(jí)移位寄存器有2n 狀態(tài)，這些狀態(tài)對(duì)應(yīng)二進(jìn)制有一半為偶數(shù)（即末位數(shù)為 0），另一半為奇數(shù)（即末尾數(shù)為 1）。 游程特性 長(zhǎng)度為 k的游程數(shù)占游程總數(shù) 的 1/2k。在 m 序列中，常用 +1 代表 0，用 1 代表 定義：設(shè)長(zhǎng)為 p 的 m 序列，記作 經(jīng)過 j 次移位后， m 序列為 其中 ai+p=ai(以 p 為周期 )，以上兩序列的對(duì)應(yīng)項(xiàng)相乘然后相加， 利用所得的總和 來衡量一個(gè) m 序列與它的 j 次移位序列之間的相關(guān)程度，并把它叫做 m 序列(a1,a2,a3,?, ap)的自相關(guān)函數(shù)。 因此得 m 序列的自相關(guān)函數(shù)只有兩種取值 (1 和 1/p)。顯然，這種通信方式 與一般常見的窄帶通信方式相反，是在擴(kuò)展 頻譜后，寬帶通信，再相關(guān)處理恢復(fù)成窄帶后解調(diào)數(shù)據(jù)。而隨著擴(kuò)頻速率的不斷提高，擴(kuò)頻碼的長(zhǎng)度急劇增加，利用計(jì)算機(jī)設(shè)計(jì)并驗(yàn)證擴(kuò)頻碼的各項(xiàng)指標(biāo)能大大提高效率