【正文】 OGIC 。 USE 。 END SYN。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 width_a : NATURAL。 operation_mode : STRING。 intended_device_family : STRING。 ARCHITECTURE SYN OF myrom1 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 ENTITY myrom1 IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 程序 LIBRARY ieee。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 widthad_a : NATURAL。 numwords_a : NATURAL。 init_file : STRING。 END sanjiaobo。 USE 。編譯后仿真得到如下波形。 BEGIN q = sub_wire0(9 DOWNTO 0)。 PORT ( clock0 : IN STD_LOGIC 。 outdata_reg_a : STRING。 lpm_type : STRING。 clock_enable_output_a : STRING。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 LIBRARY altera_mf。 程序設(shè)計 方波產(chǎn)生程序設(shè)計及仿真 通過 C++做一個方波的 ROM，輸入是 1024 個（ 102 ） ,輸出為 10 位（ 102 ），編譯運(yùn)行后，找出 后綴的文件將其轉(zhuǎn)換為 ，通過 quarter 將后綴 文件做成ROM 后，會得到 。 整體設(shè)計 DDS 技術(shù)的基本原理 1)頻率預(yù)置與調(diào)節(jié)電路 作用：實(shí)現(xiàn)頻率控制量的輸入； 不變量 K 被稱為相位增量，也叫頻率控制字。第一次焊好是先發(fā)沒有輸出波形。 DAC0832 電路設(shè)計 DAC0832 是采用 CMOS/SiCr 工藝實(shí)現(xiàn)的 8 位 D/A轉(zhuǎn)換器。 基于 FPGA 的 基于 DDS 技術(shù)的信號發(fā)生器設(shè)計 學(xué) 院： 電信學(xué)院 專 業(yè)： 電子信息工程 班 級： 11 電子 2 班 姓 名： 學(xué) 號 : 指導(dǎo)教師： 朱雷、陳海忠 設(shè)計時間 : __2020 年 2 月 16 日 —— 2020 年 2 月 28 日 JIANGSU UNIVERSITY OF TECHNOLOGY FPGA 技術(shù)實(shí)驗(yàn)報告 目錄 1 FPGA硬件系統(tǒng)設(shè)計 功能要求 FPGA 硬件系統(tǒng)組成 FPGA 最小系統(tǒng)簡介 FPGA 外圍電路設(shè)計 撥碼開關(guān)電路設(shè)計 硬件電路調(diào)試及結(jié)果分析 2 基于 DDS 技術(shù)的信號發(fā)生器設(shè)計 功能要求 整體設(shè)計 DDS 技術(shù)的基本原理 程序設(shè)計 方波產(chǎn)生程序設(shè)計及仿真 三角波產(chǎn)生程序設(shè)計及仿真 正弦波產(chǎn)生程序設(shè)計及仿真 鋸齒波產(chǎn)生程序設(shè)計及仿真 AM 產(chǎn)生程序設(shè)計及仿真 DSB 產(chǎn)生程序設(shè)計及仿真 DSB 產(chǎn)生程序設(shè)計及仿真 DSB 產(chǎn)生程序設(shè)計及仿真 DSB 產(chǎn)生程序設(shè)計及仿真 DSB 產(chǎn)生程序設(shè)計及仿真 頂層程序設(shè)計及仿真 (1) 程序的功能 (2) 結(jié)構(gòu)圖或?qū)嶓w圖 (3) VHDL 程序及注釋 (4) 仿真波形及分析 硬件測試及結(jié)果分析 3 設(shè)計分析與總結(jié) 故障分析 功能分析 設(shè)計總結(jié)及感想 計算機(jī)接口J T A G接 口F P G A / C P L D 芯 片晶振復(fù)位電源輸 入 接 口輸出接口下 載 電 纜A S接 口1 FPGA 硬件系統(tǒng)設(shè)計 功能要求 基于 FPGA的 DDS 技術(shù)設(shè)計正弦波、三角波、方波等波形發(fā)生器 ，實(shí)現(xiàn)波形的 D/A轉(zhuǎn)換，實(shí)現(xiàn)改變高低電平開關(guān)電路設(shè)計。 FPGA 外圍電路設(shè)計 FPGA/CPLD 芯片 撥碼開關(guān)電路設(shè)計 用開關(guān)控制輸出高低電平。 引腳特性： D7～ D0： 8 位數(shù)據(jù)輸入端 ILE：輸入寄存器鎖存允許信號 CS：芯片選擇信號 WR1：輸入寄存器寫信號 XFER：數(shù)據(jù)傳送信號 WR2： DAC 寄存器寫信號 VREF：基準(zhǔn)電壓， 10V～ +10V Rfb：反饋信號輸入端 IOUT1:電流輸出 1 端 IOUT2:電流輸出 2 端 VCC：電源 AGND：模擬地 DGND：數(shù)字地 硬件電路調(diào)試及結(jié)果分析 硬件焊接時，容易將焊點(diǎn)漏焊或則連接在一起。 2 基于 DDS 技術(shù)的信號發(fā)生器設(shè)計 功能要求 基于 FPGA的 DDS 技術(shù)設(shè)計正弦波、三角、方波、鋸齒波發(fā)生器。 要改變 DDS 的輸出頻率，只要改變頻率控制字 K 即可 。 USE 。 clock : IN STD_LOGIC 。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。 三角波產(chǎn)生程序設(shè)計及仿真 通過 C++做一個三角波的 ROM，輸入是 1024個（ 102 ） ,輸出為 10 位（ 102 ），編譯運(yùn)行后，找出 后綴的文件將其轉(zhuǎn)換為三角 .mif，通過 quarter 將后綴 文件做成ROM 后，會得到 。 LIBRARY al