基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)(已改無錯(cuò)字)
2022-10-10 19:23:52 本頁面
【正文】 _ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 END SYN。 選擇波形程序設(shè)計(jì) LIBRARY IEEE。 USE 。 USE 。 ENTITY chiose IS PORT(c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。復(fù)位信號(hào) reset， 時(shí)鐘信號(hào) clk cho:in std_logic_vector(2 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0))。輸出 信號(hào) q END chiose。 ARCHITECTURE b OF chiose IS begin q= c1 when cho=0 else c2 when cho=1 else c3 when cho=2 else c4 when cho=3 else c5 when cho=4 else c6 when cho=5 else 0000000000 。 end b。 32 位加法器程序設(shè)計(jì) LIBRARY IEEE。 32 位加法器模塊 USE 。 USE 。 ENTITY ADDER32B IS PORT (A,B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END ADDER32B。 ARCHITECTURE behav OF ADDER32B IS BEGIN S = A + B。 END behav。 10 位加法器程序設(shè)計(jì) LIBRARY IEEE。 10 位加法器模塊 USE 。 USE 。 ENTITY ADDER10B IS PORT (A,B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END ADDER10B。 ARCHITECTURE behav OF ADDER10B IS BEGIN S = A + B。 END behav。 32 位寄存器器程序設(shè)計(jì) LIBRARY IEEE。 32 位寄存器模塊 USE 。 ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END REG32B。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(Load, DIN) BEGIN IF Load39。EVENT AND Load = 39。139。 THEN DOUT = DIN。 END IF。 END PROCESS。 END behav。 10 位寄存器器程序設(shè)計(jì) LIBRARY IEEE。 10 位寄存器模塊 USE 。 ENTITY REG10B IS PORT ( Load : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END REG10B。 ARCHITECTURE behav OF REG10B IS BEGIN PROCESS(Load, DIN) BEGIN IF Load39。EVENT AND Load = 39。139。 THEN DOUT = DIN。 END IF。 END PROCESS。 END behav。 頂層程序設(shè)計(jì)及仿真 (1) 程序的功能通過頂層程序?qū)⒚總€(gè)子程序聯(lián)系起來，從而實(shí)現(xiàn)分頻，輸出不同波形，調(diào)相等功能。 (2) 結(jié)構(gòu)圖或?qū)嶓w圖 (3) VHDL 程序及注釋 LIBRARY IEEE。 DDS 頂層設(shè)計(jì) USE 。 USE 。 ENTITY DDS_VHDL IS PORT ( CLK : IN STD_LOGIC。 時(shí)鐘信號(hào) sel : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 選擇輸出波形 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 頻率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。 END。 ARCHITECTURE one OF DDS_VHDL IS COMPONENT ADDER32B PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END COMPONENT。 COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END COMPONENT。 COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0
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