【導讀】基于FPGA的DDS技術設計正弦波、三角波、方波等波形發(fā)生器，實現(xiàn)波形的D/A轉換，實現(xiàn)改變高低電平開關電路設計。FPG最小系統(tǒng)實現(xiàn)軟件的寫入，外圍電路實現(xiàn)開關電路和D/A轉換。通過APS接口下載程序到FPGA。DAC0832是采用CMOS/Si-Cr工藝實現(xiàn)的8位D/A轉換器。該芯片包含8位輸入寄存器、8位DAC寄存器、8位D/A轉換器。硬件焊接時，容易將焊點漏焊或則連接在一起。發(fā)現(xiàn)是輸出插針沒有與輸出端口焊好。不變量K被稱為相位增量，也叫頻率控制字。DDS輸出的最高頻率：Nyquist采樣定理決定，即fC/2，要改變DDS的輸出頻率，只要改變頻率控制字K即可。通過C++做一個方波的ROM，輸入是1024個,輸出為10位，編譯運行后，

　　

【正文】 ) )。 END COMPONENT。 COMPONENT myrom1 PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT ssb PORT ( clock:IN std_logic。復位信號 reset， 時鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT am PORT ( clock:IN std_logic。復位信號 reset， 時鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT fangbo PORT ( clock:IN std_logic。復位信號 reset， 時鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT juchibo PORT ( clock:IN std_logic。復位信號 reset， 時鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 END COMPONENT。 COMPONENT sanjiaobo PORT ( clock:IN std_logic。復位信號 reset， 時鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 END COMPONENT。 COMPONENT chiose PORT ( c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。 cho:in std_logic_vector(2 DOWNTO 0)。選擇輸出 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 SIGNAL F32B,D32B,DIN32B:STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL P10B,LIN10B,SIN10B:STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc1 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc2 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc3 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc4 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc6 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc7 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc8 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 BEGIN F32B(22 DOWNTO 15)=FWORD 。 F32B(31 DOWNTO 23)=000000000。 P10B( 1 DOWNTO 0)=00 。 F32B(14 DOWNTO 0)=000000000000000 。 P10B( 9 DOWNTO 2)=PWORD 。 u1 : ADDER32B PORT MAP( A=F32B,B=D32B, S=DIN32B )。 u2 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK )。 u3 : myrom1 PORT MAP( address=SIN10B, q=cc1, clock=CLK)。 u4 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 u5 : REG10B PORT MAP( DOUT=SIN10B,DIN=LIN10B, LOAD=CLK )。 u6 : sanjiaobo PORT MAP( address=SIN10B,q=cc2, clock=CLK )。 u7 : fangbo PORT MAP( address=SIN10B,q=cc3, clock=CLK )。 u8 : juchibo PORT MAP( address=SIN10B,q=cc4, clock=CLK )。 u9: : chiose MAP( c1=cc1,c2=cc2,c3=cc3,c4=cc4,c5=cc7,c6=cc8,cho=sel,q=FOUT)。 u13 : am PORT MAP( address=SIN10B,q=cc7, clock=CLK )。 u14 : ssb PORT MAP( address=SIN10B,q=cc8, clock=CLK )。 END。 (4) 仿真波形及分析 通過改變 sel可以改變輸出波形，通過改變 FWORD頻率控制字改變輸出波形的頻率， 本次實訓不用相位改變。因此沒有截圖相位改變。將頻率控制字放在 32 位加法器的 2215 位上， 然后將輸出放在 32位加法器的 3122位上，通過 32 位加法器即控制了頻率，有進行了分頻，可謂是兩全其美。 3 設計分析與總結 故障分析 設計過程中出現(xiàn)的故障分析 故障 一 ： （ 1）現(xiàn)象：除了正弦波，其他波輸出頻率特別高。 （ 2）原因分析：最先做的時候其他波形是通過 VHD 設計的，當時沒有進行分頻。導致其他波形輸出頻率過高。當然之后對程序進行了重新設計。將其他波做成了 ROM。 故障二： （ 1）現(xiàn)象：波形失真特別嚴重， 示波器需要放大頻率至最大才能看。 （ 2）原因分析：分頻器放大倍數(shù)不夠。 故障三： （ 1）現(xiàn)象：經過分頻后，波形依舊失真，即使是最小的頻率控制字依舊失真，三角，方波鋸齒波的尖都圓潤。 （ 2）原因分析：通過二級運放后，由于幅度太大，引起了波形失真。通過滑動變阻器降低幅度后解決了失真問題。 故障四： （ 1）現(xiàn)象： AM 波形和 DSB 波形的波峰失真嚴重。 （ 2）原因分析：由于載波和調制信號頻率差距 100 倍，導致示波器頻率失真，在示波器上波峰位置嚴重失真。 功能分析 實驗課題 本次實驗課程達到了通過頻率控制字調節(jié)各種波形的頻率。并且通過 ROM 做出 AM 波和DSB 波。 總結： 經過 2 周的實驗，通過不停的失敗，討論，改進，縱欲完成了這次設計。這和不放棄的信念是分不開的。雖然遇到很多麻煩。但最后都一一解決了。 通過這次課程設計，我對 FPGA 的整個開發(fā)過程有了更加深入的了解，并有了實際動手操作的經驗，讓我更好的掌握了相關知識。通過 FPGA 器件，我們可以方便、快速開發(fā)出很多復雜的數(shù)字電路以供實際需要，通過編寫代碼省去了許多硬件連接，增強了系統(tǒng)的可靠性。在設計過程中，我們經常需要修改、完善系統(tǒng) 的功能，這也只是改變代碼并下載到芯片中就行了，省去了很多時間。本次課程設計是 2人一組完成，這也鍛煉了我與人合作的能力，這是十分有必要的，因為今后在工作中必須要與人合作才能完成項目。由于 EDA理論課程是在很久以前學習的，很多知識點都有遺忘，這給我們完成課程設計帶來了一定困難，好在老師對我們精心指導，學校也提供實驗室給我們實驗，在與多名同學討論之后，我們終于克服困難，完成了課程設計。