【導(dǎo)讀】教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特。位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)。人或集體，均已在文中作了明確的說明并表示了謝意。強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的。以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所對(duì)應(yīng)的功能。結(jié)構(gòu)密切相關(guān)的過程。因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義。品的自動(dòng)化程度和競(jìng)爭力，縮短研發(fā)周期。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等。校對(duì)時(shí)間由1×5矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)。確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言HDL的進(jìn)步。

　　

【正文】 ,S_L) BEGIN IF A=39。139。 THEN CASE CNT IS WHEN 000=CHOOSE=11111110。DIN(0)=S_L(0) AND CLK_1HZ。DIN(1)=S_L(1) AND CLK_1HZ。DIN(2)=S_L(2) AND CLK_1HZ。DIN(3)=S_L(3) AND CLK_1HZ。 WHEN 001=CHOOSE=11111101。DIN(0)=S_H(0) AND CLK_1HZ。DIN(1)=S_H(1) AND CLK_1HZ。DIN(2)=S_H(2) AND CLK_1HZ。DIN(3)=S_H(3) AND CLK_1HZ。 WHEN 010=CHOOSE=11111011。DIN=1010。 WHEN 011=CHOOSE=11110111。DIN(0)=M_L(0) AND CLK_1HZ。DIN(1)=M_L(1) AND CLK_1HZ。DIN(2)=M_L(2) AND CLK_1HZ。DIN(3)=M_L(3) AND CLK_1HZ。 WHEN 100=CHOOSE=11101111。DIN(0)=M_H(0) AND CLK_1HZ。DIN(1)=M_H(1) AND CLK_1HZ。DIN(2)=M_H(2) AND CLK_1HZ。DIN(3)=M_H(3) AND CLK_1HZ。 WHEN 101=CHOOSE=11011111。DIN=1011。 WHEN 110=CHOOSE=10111111。DIN(0)=H_L(0) AND CLK_1HZ。DIN(1)=H_L(1) AND CLK_1HZ。DIN(2)=H_L(2) AND CLK_1HZ。DIN(3)=H_L(3) AND CLK_1HZ。 WHEN 111=CHOOSE=01111111。DIN(0)=H_H(0) AND CLK_1HZ。DIN(1)=H_H(1) AND CLK_1HZ。DIN(2)=H_H(2) AND CLK_1HZ。DIN(3)=H_H(3) AND CLK_1HZ。 WHEN OTHERS=NULL。 END CASE。 ELSE CASE CNT IS WHEN 000=CHOOSE=11111110。DIN=S_L。 WHEN 001=CHOOSE=11111101。DIN=S_H。 WHEN 010=CHOOSE=11111011。DIN=1010。 WHEN 011=CHOOSE=11110111。DIN=M_L。 WHEN 100=CHOOSE=11101111。DIN=M_H。 WHEN 101=CHOOSE=11011111。DIN=1011。 WHEN 110=CHOOSE=10111111。DIN=H_L。 WHEN 111=CHOOSE=01111111。DIN=H_H。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。 PROCESS(CLK_1kHZ) BEGIN DP=39。039。 END PROCESS。 PROCESS(DIN) BEGIN IF START=39。039。 THEN DOUT=0000000。 ELSIF START=39。139。 THEN CASE DIN IS WHEN 0000=DOUT=0111111。 WHEN 0001=DOUT=0000110。 WHEN 0010=DOUT=1011011。 WHEN 0011=DOUT=1001111。 WHEN 0100=DOUT=1100110。 WHEN 0101=DOUT=1101101。 WHEN 0110=DOUT=1111101。 WHEN 0111=DOUT=0000111。 WHEN 1000=DOUT=1111111。 WHEN 1001=DOUT=1101111。 WHEN 1010=DOUT=1000000。 WHEN 1011=DOUT=1000000。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。 END BEHAVIOR。 定時(shí)鬧鐘模塊程序 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY ALARM IS port( CLK_1HZ :IN STD_LOGIC。 ALARM_IN :IN STD_LOGIC。 H_H,H_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_H,M_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_H,S_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ALARM_H_H,ALARM_H_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ALARM_M_H,ALARM_M_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SPEAK :OUT STD_LOGIC。 LOW_BEEP :OUT STD_LOGIC。 HIGH_BEEP :OUT STD_LOGIC )。 END ALARM。 ARCHITECTURE BEHAVIOR OF ALARM IS BEGIN ALARM_PRO:PROCESS(ALARM_IN,H_H,H_L,M_H,M_L,S_H,S_L,ALARM_H_H,ALARM_H_L,ALARM_M_H,ALARM_M_L) BEGIN IF(H_H=ALARM_H_H AND H_L=ALARM_H_L AND M_H=ALARM_M_H AND M_L=ALARM_M_L)THEN IF(S_L(3 DOWNTO 0)=0000 OR S_L(3 DOWNTO 0)=0010 OR S_L(3 DOWNTO 0)=0100 OR S_L(3 DOWNTO 0)=0110 OR S_L(3 DOWNTO 0)=1000)THEN IF(ALARM_IN=39。139。)THEN SPEAK=39。039。 ELSE SPEAK=39。139。 END IF。 END IF。 ELSE SPEAK=39。039。 END IF。 END PROCESS。 TIMEKEEPING:PROCESS(CLK_1HZ) BEGIN IF RISING_EDGE(CLK_1HZ) THEN IF(M_H=0101 AND M_L=1001)THEN IF(S_H(3 DOWNTO 0)=0101) THEN IF(S_L(3 DOWNTO 0)=0000 OR S_L(3 DOWNTO 0)=0010 OR S_L(3 DOWNTO 0)=0100 OR S_L(3 DOWNTO 0)=0110 OR S_L(3 DOWNTO 0)=1000)THEN LOW_BEEP=39。039。 ELSE LOW_BEEP=39。139。 END IF。 END IF。 END IF。 IF(M_H=0000 AND M_L=0000 AND S_H=0000 AND S_L=0000) THEN HIGH_BEEP=39。039。 ELSE HIGH_BEEP=39。139。 END IF。 END IF。 END PROCESS。 END BEHAVIOR。 圖 定時(shí)鬧鐘模塊仿真波形 頂層文件（原理圖輸入） 圖 頂層文件線路連接圖 結(jié)果 將設(shè)計(jì)程序下載到硬件電路上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，整點(diǎn)報(bào)時(shí)功能正常，時(shí)、分都能夠正常計(jì)數(shù)并能由按鍵控制校時(shí)。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì)信號(hào)的延時(shí)等問題，實(shí)際下載硬件電路上后會(huì)出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 此次的數(shù)字鐘設(shè)計(jì)重在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩碚f，通過這次的設(shè)計(jì)更進(jìn)一步地增強(qiáng)了動(dòng)手能力，對(duì)數(shù)字鐘的工作原理也有了更加 透徹的理解。