【導(dǎo)讀】本課題擬采用FPGA器件設(shè)計(jì)一個(gè)電子琴，具有手動(dòng)彈奏與自動(dòng)演奏兩種功能，其中手動(dòng)彈奏時(shí)還支持錄音回放。該設(shè)計(jì)具有集成度高、性能穩(wěn)定可靠、保密性高、計(jì)和開發(fā)能力及EDA技術(shù)的應(yīng)用能力。1）繪制電子琴的系統(tǒng)框圖，確定設(shè)計(jì)方案；2）了解電路所需芯片的功能、參數(shù)和工作原理；4）采用VHDL語言和原理圖輸入完成軟件設(shè)計(jì)；5）采用QuartusII軟件完成編譯、仿真、下載；和高音1），這些頻率輸出經(jīng)放大后驅(qū)動(dòng)喇叭，發(fā)出聲音。里事先編寫好的音符信息被依次取出，去選通各個(gè)頻率輸出，實(shí)現(xiàn)自動(dòng)奏樂。電子琴的基本原理是產(chǎn)生各個(gè)音符對應(yīng)的頻率，將內(nèi)部頻率分頻后音頻送。到蜂鳴器發(fā)出音響。板主板電路、揚(yáng)聲器和數(shù)碼管顯示電路。本產(chǎn)品的特點(diǎn)是成本較低，性能穩(wěn)定，精度高，有一定的開發(fā)價(jià)值。文中敘述了利用VHDL設(shè)計(jì)的電子琴演奏系統(tǒng)的設(shè)計(jì)思路和分模塊實(shí)現(xiàn)的方法，第2章方案總體設(shè)計(jì)與論證...

　　

【正文】 各模塊電路正常工作，實(shí)現(xiàn)高穩(wěn)定性的功能 。 本次課題的調(diào)試是用系統(tǒng)測試在我們買的 FPGA 實(shí)驗(yàn)版上進(jìn)行，外加部分電路，使用其 25MHz晶振，喇叭及一個(gè) LED 數(shù)碼顯示器。 分配 引腳后將程序下載到目標(biāo) FPGA 芯片 cyclone系列的 EP1C3T100C8 上，通過設(shè)置不同的工作模式，測試手動(dòng)演奏，錄音， 錄音 回放和自動(dòng)演奏各個(gè)功能，都能正常完成，且有較好音質(zhì)。各模式之間的切換也正確無誤。 調(diào)試步驟與現(xiàn)象 調(diào)試步驟 現(xiàn)象 現(xiàn)象判斷 操作 蜂鳴器 左邊數(shù)碼管顯示播放模式 右邊數(shù)碼管顯示當(dāng)前播放音符值 正常 按下 S8 與 S7 無聲 0 0 按下 S1 鍵 發(fā)出中音 1 0 1 按下 S2 鍵 發(fā)出中音 2 0 2 按下 S3 鍵 發(fā)出中音 3 0 3 按下 S4 鍵 發(fā)出中音 4 0 4 按下 S5 鍵 發(fā)出中音 5 0 5 按下 S6 鍵 發(fā)出中音 6 0 6 按下 S7 鍵 發(fā)出中音 7 0 7 按下 S8 鍵 發(fā)出高音 1 0 A 按下 S8 與 S6 無聲 1 0 按下 S1 鍵 發(fā)出中音 1 1 1 按下 S2 鍵 發(fā)出中音 2 1 2 按下 S3 鍵 發(fā)出中音 3 1 3 按下 S4 鍵 發(fā)出 中音 4 1 4 按下 S5 鍵 發(fā)出中音 5 1 5 按下 S6 鍵 發(fā)出中音 6 1 6 按下 S7 鍵 發(fā)出中音 7 1 7 按下 S8 鍵 發(fā)出高音 1 1 A 畢業(yè)設(shè)計(jì)（論文） 22 按下 S8 與 S5 鍵 依次發(fā)出中音 1至高音 1 2 依次顯示 1， 2， 3， 4， 5， 6， 7， A 按下 S8 與 S4 鍵 播放歌曲 3 曲譜依次顯示 畢業(yè)設(shè)計(jì)（論文） 23 結(jié) 論 本課題基于 FPGA器件的多更能電子琴的設(shè)計(jì)， 基本 實(shí)現(xiàn)了所要實(shí)現(xiàn)的功能。本論文詳細(xì)介紹了 FPGA的結(jié)構(gòu)以及一些特性 ,VHDL語言的設(shè)計(jì)特點(diǎn)，電子琴的設(shè)計(jì)原理。我們采用的 FPGA器 件芯片是 Altera cyclone系列的 EP1C3T100CN8， 實(shí)現(xiàn)了手動(dòng)彈奏，自動(dòng)播放，彈奏時(shí)錄音并播放等功能。 彈奏錄音時(shí)長為 。自動(dòng)播放能存儲(chǔ) 256個(gè)音符。 各模塊程序的設(shè)計(jì)在 Quartus II軟件上編程，然后 調(diào)試 ，下載，測試 。采用 25MHZ的內(nèi)部時(shí)鐘脈沖作為信號(hào)輸入，在各模塊起作用然后通過功能選擇模塊和分頻輸出模塊輸出到蜂鳴器發(fā)出應(yīng)有的音符。自動(dòng)播放模塊的中的音符經(jīng)功能選擇模塊的選擇，經(jīng)按鍵的設(shè)置，然后發(fā)出聲響。如果功能選擇是錄音模式，那么在數(shù)碼管上都會(huì)有顯示和反應(yīng)。 在調(diào)試時(shí)還存 在一些小問題， 在以后的改進(jìn)中將考慮 不足之處 并將 逐一 改進(jìn)， 添加進(jìn)去，使其功能齊全，設(shè)計(jì)更加的人性化。 畢業(yè)設(shè)計(jì)（論文） 24 致 謝 在這一年就要過去的時(shí)候，畢業(yè)設(shè)計(jì)也基本到了尾聲了?；剡^這一段時(shí)間， 本次畢業(yè)設(shè)計(jì)得到了 肖耀南老師 和 龔江濤老師 以及 本組成員的幫助，在此 對他們給予的 幫助表示感謝。 無論是生活還是學(xué)習(xí)上，導(dǎo)師給了我無微不至的關(guān)懷，在指導(dǎo)和幫助我學(xué)術(shù)進(jìn)步上傾注了極大的心血。 其實(shí)在當(dāng)初學(xué)習(xí) EDA 的時(shí)候，龔老師就是在教學(xué)過程中 知無不言，言無不盡，其平易近人的長者風(fēng)范令學(xué)生難以忘懷，可以說， 在本次論文課題設(shè)計(jì) 的整個(gè)過程中 ， 沒有 老師大公無私的奉獻(xiàn)和孜孜不倦的教導(dǎo)， 以及同學(xué)的幫助，本論文是有 可能 不能及時(shí) 完成的 ，在程序編寫上本組成員給予了很大幫助 。 在此，特向我的導(dǎo)師 和同學(xué) 表以衷心致謝。 本次論文是作為這三年學(xué)習(xí)的一個(gè)檢驗(yàn) 。 從方案的設(shè)計(jì)，查資料，收集資料，查閱相關(guān)書籍和閱覽網(wǎng)絡(luò)上的資料，組織論文以及軟件程序編寫和設(shè)計(jì)，經(jīng)歷了一波又一波的困難，但是我在不斷攻克。 從組裝到實(shí)驗(yàn)調(diào)試，從論文的撰寫到修改， 至始至終我都在努力。 在本次設(shè)計(jì)的過程中，由于對知識(shí)的不理解，因此也遇到了很多的困難，雖然設(shè)計(jì)存在一些不足之處，但通過同學(xué)和老師的幫助，問題得 到了一步一步的解決，也讓我在課程設(shè)計(jì)的過程中學(xué)到了很多很多知識(shí)， 從中受益匪淺。了解了電子琴設(shè)計(jì)的原理，學(xué)會(huì)了 VHDL 語言的設(shè)計(jì)特點(diǎn)，基本 VHAL 語言的編寫，程序分析、設(shè)計(jì)，也掌握了 FPGA 器件開發(fā)過程和各單元電路的方法。這些對我以后的學(xué)習(xí)和工作都會(huì)有很大的幫助。同時(shí) 讓我了解到編程是一個(gè)很精深的過程，只有不斷的調(diào)試，不斷的實(shí)踐，不斷的付出努力才可以得到預(yù)期的結(jié)果。 心存感謝，衷心謝謝那些幫助我成長的師長和同學(xué)。 畢業(yè)設(shè)計(jì)（論文） 25 參考文獻(xiàn) [1] 陳梓城 :《模擬電子技術(shù)基礎(chǔ)（第 2 版）》， 2021 年 4 月，高等教育出版社 [2] 張友漢 :《數(shù)字電子技術(shù)》， 2021 年 4 月，高等教育出版社 [3] 唐亞平、龔江濤 :《電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)》， 2021 年 7 月，化學(xué)工業(yè)出版社 [4] 林明權(quán) 等 《 VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例》 ， 2021 年，電子工業(yè)出版社 [5] 梁淼、劉會(huì)軍《數(shù)字系統(tǒng)電子自動(dòng)化設(shè)計(jì) —— CPLD 原理與應(yīng)用》， 2021 年， 北京理工大學(xué)出版社 [6] 黃正謹(jǐn)?shù)? 《 CPLD 系統(tǒng)設(shè)計(jì) —— EDA 叢書》， 2021 年，電子工業(yè)出版社 畢業(yè)設(shè)計(jì)（論文） 26 附錄 附錄 A: 蜂鳴器部分 晶 振 部 分 顯示部分 芯片部分 按鍵部分 接口部分 畢業(yè)設(shè)計(jì)（論文） 27 附錄 B 歌曲《童年》簡譜 附 錄 C 程序： 手動(dòng)彈奏與模式控制 模塊 ： LIBRARY IEEE。 USE 。 USE 。 畢業(yè)設(shè)計(jì)（論文） 28 USE 。 ********************************************************************** ENTITY anjiansaomiao is port( CON:out std_logic_vector(1 downto 0)。 clk:in std_logic。 keyin:in std_logic_vector(7 downto 0)。 YinFu:out std_logic_vector(4 downto 0))。 END anjiansaomiao。 ********************************************************************** ARCHITECTURE a of anjiansaomiao is SIGNAL M:std_logic_vector(1 downto 0):=00。 BEGIN PROCESS(keyin,clk) BEGIN CON=M。 CASE keyin IS WHEN 00000001=YinFu=00001。M=M。 S1 WHEN 00000010=YinFu=00010。M=M。 S2 WHEN 00000100=YinFu=00011。M=M。 WHEN 00001000=YinFu=00100。M=M。 WHEN 00010000=YinFu=00101。M=M。 WHEN 00100000=YinFu=00110。M=M。 WHEN 01000000=YinFu=00111。M=M。 WHEN 10000000=YinFu=01000。M=M。 WHEN 11000000=YinFu=00000。M=00。 WHEN 10100000=YinFu=00000。M=01。 WHEN 10010000=YinFu=00000。M=10。 WHEN 10001000=YinFu=00000。M=11。 when others =YinFu=00000。M=M。 end case。 end process。 end a。 錄音模塊 LIBRARY IEEE。 USE 。 USE 。 USE 。 ********************************************************************** ENTITY luyinCON is port( CLK:in std_logic。 INCON:in std_logic_vector(1 downto 0)。 WREN:OUT std_logic。 address:OUT std_logic_vector(9 downto 0))。 END luyinCON。 ********************************************************************** ARCHITECTURE a of luyinCON is SIGNAL S:std_logic_vector(9 downto 0):=0000000000。 SIGNAL M:std_logic_vector(9 downto 0):=0000000000。 SIGNAL us:integer:=0。 BEGIN 畢業(yè)設(shè)計(jì)（論文） 29 PROCESS(CLK,INCON) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN IF INCON=01 THEN WREN=39。139。 address=S。 us=us+1。 if us=1202100 then us=0。 S=S+1。 end if。 end if。 if INCON=00 THEN us=0。 S=0000000000。 M=0000000000。 address=S。 end if。 if INCON=11 THEN us=0。 S=0000000000。 M=0000000000。 address=M。 end if。 IF INCON=10 THEN WREN=39。039。 address=M。 us=us+1。 if us=1202100 then us=0。 M=M+1。 end if。 end if。 end if。 end process 。 END a。 文件 LIBRARY ieee。 USE 。 LIBRARY altera_mf。 USE 。 ENTITY RAM IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC 。 data : IN STD_LOGIC_VECTOR (4 DOWNTO 0)。 wren : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0) )。 END RAM。 畢業(yè)設(shè)計(jì)（論文） 30 ARCHITECTURE SYN OF ram IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (4 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( address_aclr_a : STRING。 indata_aclr_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 power_up_uninitialized : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL。 wrcontrol_aclr_a : STRING )。