【正文】 outdata_aclr_a : STRING。 USE 。 address=M。 THEN IF INCON=01 THEN WREN=39。 end a。 WHEN 01000000=YinFu=00111。 YinFu:out std_logic_vector(4 downto 0))。 在此，特向我的導(dǎo)師 和同學(xué) 表以衷心致謝。 分配 引腳后將程序下載到目標(biāo) FPGA 芯片 cyclone系列的 EP1C3T100C8 上，通過設(shè)置不同的工作模式，測試手動演奏，錄音， 錄音 回放和自動演奏各個(gè)功能，都能正常完成，且有較好音質(zhì)。在 2 個(gè)八度音之間，又可分為 12 個(gè)半音，每 2 個(gè)半音的頻率比為 212 。 自 動播放模塊 自動播放模塊如下圖 所示： 圖 自動播放 模塊軟件框圖 （ 1） CLK 接 25MHZ 時(shí)鐘頻率 。 Altera在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor和 RTL Viewer的設(shè)計(jì)輔助工具，集成了 SOPC和HardCopy設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以 使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。加電時(shí)，F(xiàn)PGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 圖 FPGA 內(nèi)部芯片的結(jié)構(gòu)圖 現(xiàn)場可編程門陣列 FGPA 的結(jié)構(gòu)一般分為三部分：可編程邏輯塊、可編程 I/O 模塊和可編程內(nèi)部連線。 FPGA 它采用了邏輯單元陣列 LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出輸入模塊 IOB(Input Output Block)和內(nèi)部連線 (Interconnect)三個(gè)部分。 第二個(gè)方案采用的是現(xiàn)場可編程邏輯 門陣列 器件來實(shí)現(xiàn) , 它的優(yōu)點(diǎn)是所有電路集成在一塊芯片上，此方案所需的外圍電路簡單 ,這樣它的體積就減少了，同時(shí)還提高了系統(tǒng)的穩(wěn)定度。 其意義是在于讓電子琴愛好者們能如愿以償?shù)淖非笞约合矚g的東西，并讓產(chǎn)品的成本最低 化，及服務(wù)大眾 ，也讓公司受益 。 研究目的和意義 我們知道 電子琴，以鍵盤形態(tài)出現(xiàn)的一種樂器。本產(chǎn)品的特點(diǎn)是成本較低，性能穩(wěn)定，精度高，有一定的 開發(fā)價(jià)值。當(dāng)按下手動彈奏鍵時(shí)，按下音符鍵后就選通相應(yīng)的頻率輸出，若同時(shí)打開錄音開關(guān)，可將所奏音樂記錄下來，然后在關(guān)掉錄音開關(guān)后，按下回放鍵可實(shí)現(xiàn)演奏音樂回放；按下自動演奏鍵時(shí)，存儲器里事先編寫好的音符信息被依次取出，去選通各個(gè)頻率輸出，實(shí)現(xiàn)自動奏樂。 這是因?yàn)槟硞€(gè)產(chǎn)品選定某型號 FPGA 芯片，只用了其中一部分資源，還有相當(dāng)一部分資源閑置沒用；第二，更改樂曲非常方便；第三，可作為 IP core 實(shí)現(xiàn)設(shè)計(jì)重用。而運(yùn)用了電子技術(shù)做成的手感像鋼琴那樣的樂器叫“電鋼琴”或“數(shù)碼鋼琴”。 圖 采用 FPGA設(shè)計(jì)的電子琴原理方框圖 控制輸入電路主要是為用戶設(shè)計(jì)的 ,起到一個(gè)輸入控制的作用 。 圖 電子琴 硬件 框圖 設(shè)計(jì)的主體是按鍵控制（掃描）模塊電路， FPGA 主板電路和顯示模塊電路。當(dāng)用戶通過原理圖或 HDL語言描述了一個(gè)邏輯電路以后， PLD/FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所 有可能結(jié)果，并把真值表 (即結(jié)果 )事先寫入 RAM，這樣，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 2） FPGA可做其它全定制或半定制 ASIC電路的中試樣片。 EP1C3T100C8 具體參數(shù) 見表 ： 表 FPGA 芯 片 EP1C3T100C8 參數(shù) Feature EP1C3T100C8 LEs 2,910 M4K RAM blocks(128*36 bits) 13 M4K RAM Columns 1 LAB Columns 24 LAB Rows 13 Total RAM bits 59,904 PLLs 1 Maximum user I/O pins(1) 104 100pin TOFP 65 原理圖 原理圖見附錄 A。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。 畢業(yè)設(shè)計(jì)（論文） 12 Quartus II可以在 XP、 Linux以及 Unix上 使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 如 圖 所示 是頂層設(shè)計(jì)原理圖。 ④當(dāng) INCON=3 時(shí)（自動播放模式） YINFU=YINFU3。分頻器直接對 25MHz 晶振分頻，可減少計(jì)算誤差，得到較好的音質(zhì)。自動播放模塊的中的音符經(jīng)功能選擇模塊的選擇，經(jīng)按鍵的設(shè)置，然后發(fā)出聲響。 畢業(yè)設(shè)計(jì)（論文） 25 參考文獻(xiàn) [1] 陳梓城 :《模擬電子技術(shù)基礎(chǔ)（第 2 版）》， 2021 年 4 月，高等教育出版社 [2] 張友漢 :《數(shù)字電子技術(shù)》， 2021 年 4 月，高等教育出版社 [3] 唐亞平、龔江濤 :《電子設(shè)計(jì)自動化（ EDA）技術(shù)》， 2021 年 7 月，化學(xué)工業(yè)出版社 [4] 林明權(quán) 等 《 VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例》 ， 2021 年，電子工業(yè)出版社 [5] 梁淼、劉會軍《數(shù)字系統(tǒng)電子自動化設(shè)計(jì) —— CPLD 原理與應(yīng)用》， 2021 年， 北京理工大學(xué)出版社 [6] 黃正謹(jǐn)?shù)? 《 CPLD 系統(tǒng)設(shè)計(jì) —— EDA 叢書》， 2021 年，電子工業(yè)出版社 畢業(yè)設(shè)計(jì)（論文） 26 附錄 附錄 A: 蜂鳴器部分 晶 振 部 分 顯示部分 芯片部分 按鍵部分 接口部分 畢業(yè)設(shè)計(jì)（論文） 27 附錄 B 歌曲《童年》簡譜 附 錄 C 程序： 手動彈奏與模式控制 模塊 ： LIBRARY IEEE。M=M。M=10。 END luyinCON。 S=0000000000。 end if。 indata_aclr_a : STRING。 PO。 畢業(yè)設(shè)計(jì)（論文） 30 ARCHITECTURE SYN OF ram IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (4 DOWNTO 0)。 M=M+1。 end if。 WREN:OUT std_logic。M=01。M=M。同時(shí) 讓我了解到編程是一個(gè)很精深的過程，只有不斷的調(diào)試，不斷的實(shí)踐，不斷的付出努力才可以得到預(yù)期的結(jié)果。 各模塊程序的設(shè)計(jì)在 Quartus II軟件上編程，然后 調(diào)試 ，下載，測試 。CLK2 接 25MHZ時(shí)鐘脈沖時(shí)，輸入端 frequency的值即為輸出端的頻率脈沖值。 ②當(dāng) INCON=1 時(shí)（錄音模式） YINFU=YINFU1。 在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過程。 （ 5） VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。在硬 件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 FPGA 器件 芯片 介紹 我們選擇是 Altera 公司 Cyclone 系列中的 EP1C3T100C8 芯片 。 FPGA 的基本結(jié)構(gòu) FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、 輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 查找表 (LookUpTable) 簡稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。 電路 設(shè)計(jì) 本設(shè)計(jì)主要是實(shí)現(xiàn)通過按 8 個(gè)不同的琴鍵，模擬電子琴發(fā)音 。電路中焊點(diǎn)和線路較多會 ,使成品的穩(wěn)定度和精度大大降低 ，另外采用數(shù)字邏輯不能達(dá)到音頻輸出的效果 。而側(cè)重于音樂制作的電子琴類成員叫做“電子合成器”。 現(xiàn)在，有效的電子設(shè)計(jì)是將板卡設(shè)計(jì)、可編程邏輯設(shè)計(jì)和軟件開發(fā)融合在一起，未來，隨著 FPGA 融合 處理、存儲于一體，板卡設(shè)計(jì)將融合進(jìn)可編程邏輯設(shè)計(jì)中，電子產(chǎn)品設(shè)計(jì)將演變?yōu)榭删幊踢壿嬙O(shè)計(jì)和嵌入式軟件設(shè)計(jì)，那時(shí)，電子設(shè)計(jì)將更體現(xiàn)一種“軟”設(shè)計(jì)，一種通過開發(fā)語言和工具實(shí)現(xiàn)的設(shè)計(jì)，而 FPGA 將成為這種“軟”設(shè)計(jì)的載體，以 FPGA 形式存在的低成本、大規(guī)?？删幊唐骷梢噪S時(shí)隨地獲得，這使設(shè)計(jì)者有可能將所有系統(tǒng)核心功能都轉(zhuǎn)移到軟設(shè)計(jì)中，并利用這種設(shè)計(jì)的優(yōu)勢 ，可完成各種電子設(shè)計(jì)，并且在資金投入可以大大減少 。 設(shè)計(jì)內(nèi)容與 要求 （ 1）設(shè)計(jì)內(nèi)容： 1） 繪制電子琴的系統(tǒng)框圖，確定設(shè)計(jì)方案； 2） 了解電路所需芯片的功能、參數(shù)和工作原理； 3） 采用 protel 完成電子琴的原理圖繪制； 4） 采用 VHDL 語言和原理圖輸入完成軟件設(shè)計(jì)； 5） 采用 QuartusII 軟件完成編譯、仿真、下載； 6） 完成電子琴的硬件設(shè)計(jì)與制作； 7） 調(diào)試并實(shí)現(xiàn)電子琴功能。 關(guān)鍵詞 ： FPGA ； 電子琴 ； VHDL； QUARTUSⅡ 畢業(yè)設(shè)計(jì)（論文） Ⅱ Abstract An electronic piano is designed based on FPGA, which consists of core parts that designed by using VHDL hardware description languages, as well as some periphery circuits. The musical performance can be done ， not only by keys but also with automatic type in the electronic piano. The article describes the design and implementation of the blocks, and describe VHDL language use FPGA technical at altera cyclone in the series of ep1c3t100n8 chip in programming. Electronic piano system design contains three main parts: keyboard control over the circuit, the circuit shown in the circuit. Fpga module of the design of system design the electronic ans are core contents of three modules. the anic bination of the circuit through the an played with automatic hand, the function. this product is characterized by low cost, performance, high precision, a development. The design of quartus ii software the language. the main storage design vhdl module and pressed the button control points, the frequency of the principle of the audio frequency design, make notes in written form to ram the memory socket, with a hardware means to achieve this effect. Keyword: FPGA Electronic Piano VHDL Quartus II 畢業(yè)設(shè)計(jì)（論文） 目 錄 摘 要 ....................................................................................................................................... I Abstract ........