【正文】 .........................................................................26 附錄 A: ..............................................................................................................................26 附錄 B................................................................................................................................27 附錄 C................................................................................................................................27 畢業(yè)設(shè)計(jì)（論文） 1 第 1 章 緒論 研究背景 自電子產(chǎn)品誕生之日起，電子產(chǎn)品開(kāi)發(fā)流程和方法就隨著電子元器件的不斷演進(jìn)而變化，從最早的電子管器件到晶體管再到集成電路 ，再到軟件設(shè)計(jì)電子電路。其中 FPGA 模塊的設(shè)計(jì)是整個(gè)電子琴系統(tǒng)設(shè)計(jì)的核心內(nèi)容。 畢業(yè)設(shè)計(jì)（論文） Ⅰ 摘 要 電子琴 系統(tǒng)應(yīng)用 FPGA 器件， 在 QUARTUSⅡ 軟 件進(jìn)行 VHDL 編程， 實(shí)現(xiàn)樂(lè)曲的演奏 功能 。該設(shè)計(jì)具有集成度高、性能穩(wěn)定可靠、保密性高、支持樂(lè)曲更新等特點(diǎn)，具有很好的趣味性和實(shí)用性，旨在提高學(xué)生的小型電子產(chǎn)品設(shè)計(jì)和開(kāi)發(fā)能力及 EDA 技術(shù)的應(yīng)用能力。 設(shè)計(jì)內(nèi)容與 要求 （ 1）設(shè)計(jì)內(nèi)容： 1） 繪制電子琴的系統(tǒng)框圖，確定設(shè)計(jì)方案； 2） 了解電路所需芯片的功能、參數(shù)和工作原理； 3） 采用 protel 完成電子琴的原理圖繪制； 4） 采用 VHDL 語(yǔ)言和原理圖輸入完成軟件設(shè)計(jì)； 5） 采用 QuartusII 軟件完成編譯、仿真、下載； 6） 完成電子琴的硬件設(shè)計(jì)與制作； 7） 調(diào)試并實(shí)現(xiàn)電子琴功能。電子琴的基本原理是產(chǎn)生各個(gè)音符對(duì)應(yīng)的頻率 ，將內(nèi)部頻率分頻后音頻送到蜂鳴器發(fā)出音響。三個(gè)模塊 電路 的有機(jī)組合完成了電子琴 手動(dòng)彈奏與自動(dòng)演奏 ，錄音回放 的功能。 總的來(lái)說(shuō)貫穿電子設(shè)計(jì)的統(tǒng)一思路是：使用印刷電路板上的分立、現(xiàn)成元件、連接器或 IC 創(chuàng)建物理平臺(tái)實(shí)現(xiàn)所需要的功能。 現(xiàn)在，有效的電子設(shè)計(jì)是將板卡設(shè)計(jì)、可編程邏輯設(shè)計(jì)和軟件開(kāi)發(fā)融合在一起，未來(lái)，隨著 FPGA 融合 處理、存儲(chǔ)于一體，板卡設(shè)計(jì)將融合進(jìn)可編程邏輯設(shè)計(jì)中，電子產(chǎn)品設(shè)計(jì)將演變?yōu)榭删幊踢壿嬙O(shè)計(jì)和嵌入式軟件設(shè)計(jì)，那時(shí)，電子設(shè)計(jì)將更體現(xiàn)一種“軟”設(shè)計(jì)，一種通過(guò)開(kāi)發(fā)語(yǔ)言和工具實(shí)現(xiàn)的設(shè)計(jì)，而 FPGA 將成為這種“軟”設(shè)計(jì)的載體，以 FPGA 形式存在的低成本、大規(guī)模可編程器件可以隨時(shí)隨地獲得，這使設(shè)計(jì)者有可能將所有系統(tǒng)核心功能都轉(zhuǎn)移到軟設(shè)計(jì)中，并利用這種設(shè)計(jì)的優(yōu)勢(shì) ，可完成各種電子設(shè)計(jì)，并且在資金投入可以大大減少 。 我們 樂(lè)曲都是由一連串的音符組成 ,因此按照樂(lè)曲的樂(lè)譜依次輸出這些音符所對(duì)應(yīng)的頻率 ,就可以在揚(yáng)聲器上連續(xù)地發(fā)出各個(gè)音符的音調(diào)。本設(shè)計(jì)基于 QuartusⅡ 開(kāi)發(fā)平臺(tái) ,采用 VHDL 語(yǔ)言在 FPGA 芯片上成功地實(shí)現(xiàn)了電子琴 手動(dòng)彈奏、自動(dòng)演奏和 動(dòng)態(tài)錄音與回放功能 。 我們常見(jiàn)的電子琴是普及型的，或業(yè)余型的。而側(cè)重于音樂(lè)制作的電子琴類(lèi)成員叫做“電子合成器”。中國(guó)有關(guān)企業(yè)正在努力地研制高性能低成本的電子琴。 但是國(guó)內(nèi)外的電子琴要么是很好的價(jià)格太貴，讓很多人望“琴”心嘆，另外電子琴也可用于孩童的學(xué)前音樂(lè)教育 ，但是電子琴行業(yè)找不到一個(gè)標(biāo)桿，因此 對(duì)于電子琴愛(ài)好者以及需求者來(lái)說(shuō)研究一種可行的電子琴是我們的目的。 方案 設(shè)計(jì)與 選擇 本課題 設(shè)計(jì)選擇三種方案經(jīng)行選擇： 第一種是采用 數(shù)字邏輯電路；第二種是采用現(xiàn)場(chǎng)可編程邏輯器件設(shè)計(jì)； 第三種是采用單片機(jī)原理設(shè)計(jì)來(lái)實(shí)現(xiàn)。電路中焊點(diǎn)和線路較多會(huì) ,使成品的穩(wěn)定度和精度大大降低 ，另外采用數(shù)字邏輯不能達(dá)到音頻輸出的效果 。 顯示值 脈沖 控制信號(hào) 控制輸入電路 FPGA 顯示電路 揚(yáng)聲電路 畢業(yè)設(shè)計(jì)（論文） 4 采 用單片機(jī) 制作 單片機(jī)設(shè)計(jì)的電子琴， 現(xiàn)在已經(jīng)達(dá)到很成熟的階段了 ,它的應(yīng)用也十分廣泛 . 采用單片機(jī)來(lái)實(shí)現(xiàn) 電子琴 ,它的原理方框圖與用 FPGA 來(lái)實(shí)現(xiàn)的原理方框圖類(lèi)似 ,如圖 所示 。此方案不可取。 第三個(gè)方案 也有它的優(yōu)點(diǎn) ,但同時(shí)也存在缺 點(diǎn) .它對(duì)設(shè)計(jì)者的要求比較高 ,設(shè)計(jì)者對(duì)軟硬件必須十分熟悉 .和方案二來(lái)比它的實(shí)驗(yàn)仿真沒(méi)有方案二簡(jiǎn)單直觀 ,調(diào)試也有一定的難度 .在外界環(huán)境相同的條件下 ,方案三設(shè)計(jì)出來(lái)的產(chǎn)品精度和穩(wěn)定度要比方案二稍微差一些 . 因此 ,綜合考慮，基于多功能 電子琴的設(shè)計(jì)我們選擇方案二來(lái)實(shí)現(xiàn) 。 電路 設(shè)計(jì) 本設(shè)計(jì)主要是實(shí)現(xiàn)通過(guò)按 8 個(gè)不同的琴鍵，模擬電子琴發(fā)音 。再 FPGA 8按鍵輸入 EPCS1 AS 接口 數(shù)碼管顯示 蜂鳴器 電源 畢業(yè)設(shè)計(jì)（論文） 6 在原設(shè)計(jì)的基礎(chǔ)上，增加一個(gè)樂(lè)曲存儲(chǔ)模塊，代替了鍵盤(pán)輸入，產(chǎn)生節(jié)拍控制和音階選擇信號(hào)，即在此模塊中可存放一個(gè)樂(lè)曲曲譜真值表，由一個(gè)計(jì)數(shù)器來(lái)控制此真值表的輸出，而由此計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控 制信號(hào)，從而可以設(shè)計(jì)出一個(gè)純硬件的樂(lè)曲自動(dòng)演奏電路 。在修改和升級(jí)時(shí)，不需額外地改變 PCB 電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開(kāi)發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞。通過(guò)燒寫(xiě)文件改變查找表內(nèi)容的方法來(lái)實(shí)現(xiàn)對(duì) FPGA 的重復(fù)配置。 查找表 (LookUpTable) 簡(jiǎn)稱(chēng)為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。實(shí)際上，畢業(yè)設(shè)計(jì)（論文） 7 LUT 具有更快的執(zhí)行速度和更大的規(guī)?！，F(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 是一種新型的高密度PLD，采用 CMOS— SRAM 工藝制作，與門(mén)陣列 PLD 不同，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊（ CLB）組成 (如下圖 所示 )，邏輯塊之間可以靈活地相互連接。 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開(kāi)發(fā)平臺(tái)，經(jīng) 過(guò)設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直接達(dá)到預(yù)期的結(jié)果。 FPGA 的基本結(jié)構(gòu) FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、 輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 4） FPGA是 ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改 FPGA功能時(shí)，只需換一片 EPROM即可。 FPGA 器件 芯片 介紹 我們選擇是 Altera 公司 Cyclone 系列中的 EP1C3T100C8 芯片 。目前，它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè) 計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。在硬 件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫(xiě)的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使畢業(yè)設(shè)計(jì)（論文） 11 設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的 系統(tǒng)模型 。 （ 6） 易于共享和復(fù)用 ： VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 Quartus II支持 Altera的 IP核，包含了 LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì) 的復(fù)雜性、加快了設(shè)計(jì)速度。目前 Altera已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。 （ 2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。 在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過(guò)程。 畢業(yè)設(shè)計(jì)（論文） 14 頂層 文件 原理圖 圖 頂層 文件 原理圖 畢業(yè)設(shè)計(jì)（論文） 15 按鍵掃描 與模式控制 模塊 按鍵掃描與模式控制 模塊， 如圖 所示。 畢業(yè)設(shè)計(jì)（論文） 16 錄音模塊 圖 錄音模塊 軟件框圖 （ 1） CLK,clock 接 25MHZ 時(shí)鐘頻率 （ 2）錄音模塊 實(shí) 現(xiàn)功能如下： ① 當(dāng) INCON=0 時(shí)（手動(dòng)彈奏模式） address 清零； ② 當(dāng) INCON=1 時(shí) （錄音模式） address 以 1200,000/25,000,000s 的速度自加；wren=1；保存 data 端的數(shù)據(jù)到對(duì)應(yīng)地址； ③ 當(dāng) INCON=2 時(shí)（錄音播放模式） address 清零同時(shí)以 1200,000/25,000,000s的速度自加； wren=0；讀取對(duì)應(yīng)地址的數(shù)據(jù)于 q 端輸出； ④ 當(dāng) INCON=3 時(shí)（錄音模式） address 清零 。 （ 4）自動(dòng)播放模塊 實(shí)現(xiàn)的功能有： ① 當(dāng) INCON=3 且 YINFU/=30 時(shí) address 以 的速度自加； q 端輸出對(duì)應(yīng)地址音符 ； 畢業(yè)設(shè)計(jì)（論文） 17 ② 當(dāng) INCON=3 且 YINFU=30 時(shí) address 以 1/5000s 的速度自加； q 端輸出 對(duì)應(yīng)地址音符； ③ 當(dāng) INCON/=3 時(shí) address 清零 。 ②當(dāng) INCON=1 時(shí)（錄音模式） YINFU=YINFU1。 如：輸入為低音 1，則輸出值為 131。樂(lè)曲的 12 平均率規(guī)定：每 2個(gè)八度音 (如簡(jiǎn)譜中的中音 1與高音 1)之間的頻率相差 1 倍。若分頻器時(shí)鐘頻率過(guò)低，則由于分頻系數(shù)過(guò)小， 四舍五入取整后的誤差較大；若時(shí)鐘頻率過(guò)高，雖然誤差變小，但會(huì)增加分頻器的分頻級(jí)數(shù)。CLK2 接 25MHZ時(shí)鐘脈沖時(shí)，輸入端 frequency的值即為輸出端的頻率脈沖值。通過(guò)實(shí)際測(cè)試，也證明了這一現(xiàn)象 。 本次課題的調(diào)試是用系統(tǒng)測(cè)試在我們買(mǎi)的 FPGA 實(shí)驗(yàn)版上進(jìn)行，外加部分電路，使用其 25MHz晶振，喇叭及一個(gè) LED 數(shù)碼顯示器。本論文詳細(xì)介紹了 FPGA的結(jié)構(gòu)以及一些特性 ,VHDL語(yǔ)言的設(shè)計(jì)特點(diǎn)，電子琴的設(shè)計(jì)原理。 各模塊程序的設(shè)計(jì)在 Quartus II軟件上編程，然后 調(diào)試 ，下載，測(cè)試 。 在調(diào)試時(shí)還存 在一些小問(wèn)題， 在以后的改進(jìn)中將考慮 不足之處 并將 逐一 改進(jìn)， 添加進(jìn)去，使其功能齊全，設(shè)計(jì)更加的人性化。 其實(shí)在當(dāng)初學(xué)習(xí) EDA 的時(shí)候，龔老師就是在教學(xué)過(guò)程中 知無(wú)不言，言無(wú)不盡，其平易近人的長(zhǎng)者風(fēng)范令學(xué)生難以忘懷，可以說(shuō)， 在本次論文課題設(shè)計(jì) 的整個(gè)過(guò)程中 ， 沒(méi)有 老師大公無(wú)私的奉獻(xiàn)和孜孜不倦的教導(dǎo)， 以及同學(xué)的幫助，本論文是有 可能 不能及時(shí) 完成的 ，在程序編寫(xiě)上本組成員給予了很大幫助 。 從組裝到實(shí)驗(yàn)調(diào)試，從論文的撰寫(xiě)到修改， 至始至終我都在努力。同時(shí) 讓我了解到編程是一個(gè)很精深的過(guò)程，只有不斷的調(diào)試，不斷的實(shí)踐，不斷的付出努力才可以得到預(yù)期的結(jié)果。 USE 。 keyin:in std_logic_vector(7 downto 0)。 BEGIN PROCESS(keyin,clk) BEGIN CON=M。M=M。M=M。M=M。M=M。M=01。M=11。 end process。 USE 。 WREN:OUT std_logic。 SIGNAL M:std_logic_vector(9 downto 0):=0000000000。139。 us=us+1。 end if。 address=S。 M=0000000000。039。 M=M+1。 end process 。 LIBRARY altera_mf。 data : IN STD_LOGIC_VECTOR (4 DOWNTO 0)。 畢業(yè)設(shè)計(jì)（論文） 30 ARCHITECTURE SYN OF ram IS SIGNAL sub_wire0 : STD_