【正文】 PO。 width_byteena_a : NATURAL。 widthad_a : NATURAL。 outdata_reg_a : STRING。 operation_mode : STRING。 lpm_type : STRING。 intended_device_family : STRING。 indata_aclr_a : STRING。 畢業(yè)設(shè)計（論文） 30 ARCHITECTURE SYN OF ram IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (4 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0) )。 data : IN STD_LOGIC_VECTOR (4 DOWNTO 0)。 ENTITY RAM IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 LIBRARY altera_mf。 文件 LIBRARY ieee。 end process 。 end if。 M=M+1。 us=us+1。039。 end if。 M=0000000000。 if INCON=11 THEN us=0。 address=S。 S=0000000000。 end if。 S=S+1。 us=us+1。139。139。 BEGIN 畢業(yè)設(shè)計（論文） 29 PROCESS(CLK,INCON) BEGIN IF CLK39。 SIGNAL M:std_logic_vector(9 downto 0):=0000000000。 END luyinCON。 WREN:OUT std_logic。 ********************************************************************** ENTITY luyinCON is port( CLK:in std_logic。 USE 。 錄音模塊 LIBRARY IEEE。 end process。M=M。M=11。M=10。M=01。M=00。M=M。M=M。M=M。M=M。M=M。M=M。M=M。M=M。 BEGIN PROCESS(keyin,clk) BEGIN CON=M。 END anjiansaomiao。 keyin:in std_logic_vector(7 downto 0)。 ********************************************************************** ENTITY anjiansaomiao is port( CON:out std_logic_vector(1 downto 0)。 USE 。 畢業(yè)設(shè)計（論文） 25 參考文獻(xiàn) [1] 陳梓城 :《模擬電子技術(shù)基礎(chǔ)（第 2 版）》， 2021 年 4 月，高等教育出版社 [2] 張友漢 :《數(shù)字電子技術(shù)》， 2021 年 4 月，高等教育出版社 [3] 唐亞平、龔江濤 :《電子設(shè)計自動化（ EDA）技術(shù)》， 2021 年 7 月，化學(xué)工業(yè)出版社 [4] 林明權(quán) 等 《 VHDL 數(shù)字控制系統(tǒng)設(shè)計范例》 ， 2021 年，電子工業(yè)出版社 [5] 梁淼、劉會軍《數(shù)字系統(tǒng)電子自動化設(shè)計 —— CPLD 原理與應(yīng)用》， 2021 年， 北京理工大學(xué)出版社 [6] 黃正謹(jǐn)?shù)? 《 CPLD 系統(tǒng)設(shè)計 —— EDA 叢書》， 2021 年，電子工業(yè)出版社 畢業(yè)設(shè)計（論文） 26 附錄 附錄 A: 蜂鳴器部分 晶 振 部 分 顯示部分 芯片部分 按鍵部分 接口部分 畢業(yè)設(shè)計（論文） 27 附錄 B 歌曲《童年》簡譜 附 錄 C 程序： 手動彈奏與模式控制 模塊 ： LIBRARY IEEE。同時 讓我了解到編程是一個很精深的過程，只有不斷的調(diào)試，不斷的實踐，不斷的付出努力才可以得到預(yù)期的結(jié)果。了解了電子琴設(shè)計的原理，學(xué)會了 VHDL 語言的設(shè)計特點，基本 VHAL 語言的編寫，程序分析、設(shè)計，也掌握了 FPGA 器件開發(fā)過程和各單元電路的方法。 從組裝到實驗調(diào)試，從論文的撰寫到修改， 至始至終我都在努力。 本次論文是作為這三年學(xué)習(xí)的一個檢驗 。 其實在當(dāng)初學(xué)習(xí) EDA 的時候，龔老師就是在教學(xué)過程中 知無不言，言無不盡，其平易近人的長者風(fēng)范令學(xué)生難以忘懷，可以說， 在本次論文課題設(shè)計 的整個過程中 ， 沒有 老師大公無私的奉獻(xiàn)和孜孜不倦的教導(dǎo)， 以及同學(xué)的幫助，本論文是有 可能 不能及時 完成的 ，在程序編寫上本組成員給予了很大幫助 ?；剡^這一段時間， 本次畢業(yè)設(shè)計得到了 肖耀南老師 和 龔江濤老師 以及 本組成員的幫助，在此 對他們給予的 幫助表示感謝。 在調(diào)試時還存 在一些小問題， 在以后的改進(jìn)中將考慮 不足之處 并將 逐一 改進(jìn)， 添加進(jìn)去，使其功能齊全，設(shè)計更加的人性化。自動播放模塊的中的音符經(jīng)功能選擇模塊的選擇，經(jīng)按鍵的設(shè)置，然后發(fā)出聲響。 各模塊程序的設(shè)計在 Quartus II軟件上編程，然后 調(diào)試 ，下載，測試 。 彈奏錄音時長為 。本論文詳細(xì)介紹了 FPGA的結(jié)構(gòu)以及一些特性 ,VHDL語言的設(shè)計特點，電子琴的設(shè)計原理。各模式之間的切換也正確無誤。 本次課題的調(diào)試是用系統(tǒng)測試在我們買的 FPGA 實驗版上進(jìn)行，外加部分電路，使用其 25MHz晶振，喇叭及一個 LED 數(shù)碼顯示器。 也就是說通過手動彈奏控制按鍵模塊，鍵值輸入到主模塊后在數(shù)碼管上顯示，第一個數(shù)碼管顯示當(dāng)前操作的功能模式，第八個顯示當(dāng)前的彈奏音符代碼。通過實際測試，也證明了這一現(xiàn)象 。分頻器直接對 25MHz 晶振分頻，可減少計算誤差，得到較好的音質(zhì)。CLK2 接 25MHZ時鐘脈沖時，輸入端 frequency的值即為輸出端的頻率脈沖值。實際上，只要各個音符間的相對 頻 率關(guān)系不變，演奏出的樂曲聽起來都不會“走調(diào)”。若分頻器時鐘頻率過低，則由于分頻系數(shù)過小， 四舍五入取整后的誤差較大；若時鐘頻率過高，雖然誤差變小，但會增加分頻器的分頻級數(shù)。另外，音符 A(簡譜中的低音 6)的頻率為 440 Hz，音符 B 到 C 之間、 E 到 F 之間為半音，其余為全音。樂曲的 12 平均率規(guī)定：每 2個八度音 (如簡譜中的中音 1與高音 1)之間的頻率相差 1 倍。 詳細(xì) 音頻頻率 情況見下表 436。 如：輸入為低音 1，則輸出值為 131。 ④當(dāng) INCON=3 時（自動播放模式） YINFU=YINFU3。 ②當(dāng) INCON=1 時（錄音模式） YINFU=YINFU1。 三選一模塊 （ 1）三選一模塊是選擇功能的執(zhí)行模式，也就是通過按鍵控制模塊連接于三選一模塊。 （ 4）自動播放模塊 實現(xiàn)的功能有： ① 當(dāng) INCON=3 且 YINFU/=30 時 address 以 的速度自加； q 端輸出對應(yīng)地址音符 ； 畢業(yè)設(shè)計（論文） 17 ② 當(dāng) INCON=3 且 YINFU=30 時 address 以 1/5000s 的速度自加； q 端輸出 對應(yīng)地址音符； ③ 當(dāng) INCON/=3 時 address 清零 。 （ 2） YINFU 接 ROM 輸出端 q 端反饋 。 畢業(yè)設(shè)計（論文） 16 錄音模塊 圖 錄音模塊 軟件框圖 （ 1） CLK,clock 接 25MHZ 時鐘頻率 （ 2）錄音模塊 實 現(xiàn)功能如下： ① 當(dāng) INCON=0 時（手動彈奏模式） address 清零； ② 當(dāng) INCON=1 時 （錄音模式） address 以 1200,000/25,000,000s 的速度自加；wren=1；保存 data 端的數(shù)據(jù)到對應(yīng)地址； ③ 當(dāng) INCON=2 時（錄音播放模式） address 清零同時以 1200,000/25,000,000s的速度自加； wren=0；讀取對應(yīng)地址的數(shù)據(jù)于 q 端輸出； ④ 當(dāng) INCON=3 時（錄音模式） address 清零 。 它實現(xiàn)的功能是： ① 當(dāng)只有 S1 按下時 YinFu=1， CON 保持不變； ② 當(dāng)只有 S2 按下時 YinFu=2， CON 保持不變； 依次類推 ?? ⑧ 當(dāng)只有 S8 按下時 YinFu=8， CON 保持不變； （ 3）模 式選擇： ①當(dāng) 有 S1 與 S2 同時 按下時 YinFu=0， CON=0（手動彈奏模式）； 第一個數(shù)碼管顯示為 0； ②當(dāng) 有 S1 與 S3 同時 按下時 YinFu=0， CON=1（錄音模式）； 第一個數(shù)碼管顯示為 1； ③當(dāng) 有 S1 與 S4 同時 按下時 YinFu=0， CON=2（錄音播放模式）； 第一個數(shù)碼管顯示為 2； ④當(dāng) 有 S1 與 S5 同時 按下時 YinFu=0， CON=3（自動播放模式）。 畢業(yè)設(shè)計（論文） 14 頂層 文件 原理圖 圖 頂層 文件 原理圖 畢業(yè)設(shè)計（論文） 15 按鍵掃描 與模式控制 模塊 按鍵掃描與模式控制 模塊， 如圖 所示。 如 圖 所示 是頂層設(shè)計原理圖。 在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。 （ 3）仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設(shè)計項目的邏輯功能是否正確。 （ 2）編譯：先根據(jù)設(shè)計要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。目前 Altera已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II支持 Altera的 IP核，包含了 LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計 的復(fù)雜性、加快了設(shè)計速度。 畢業(yè)設(shè)計（論文） 12 Quartus II可以在 XP、 Linux以及 Unix上 使用，除了可以使用 Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 （ 5） VHDL 對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。 VHDL 語言優(yōu)勢 與其他硬件描述語言相比， VHDL 具有以下 優(yōu)勢 ： （ 1） VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 （ 6） 易于共享和復(fù)用 ： VHDL 采用基于庫（ Library）的設(shè)計方法，可以建立各種可再次利用的模塊。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使畢業(yè)設(shè)計（論文） 11 設(shè)計人員能夠方便地創(chuàng)建高層次的 系統(tǒng)模型 。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。在硬 件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè) 計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。 EP1C3T100C8 具體參