【導讀】果，以高性能的計算機作為工作平臺，促進了工程的發(fā)展。EDA技術的一個重要。器設計的基礎上，對頻率控制進行研究從而實現電子琴基本部分的設計。在此基礎上，筆者提出基于兩個。分頻器設計方案。

　　

【正文】 ELSE clk_div2 = 0000000000000。 out_bit_tmp = NOT out_bit_tmp。 END IF。 led7=0000110。high1=39。139。 WHEN OTHERS = out_bit_tmp =39。039。 led7=0111111。high1=39。039。 END CASE。 END IF。 END IF。 END PROCESS。 END sp。 第 3 章 軟件設計 27 由 clk 作為敏感信號，當其值 發(fā) 生變 化時，音階分 頻器 被 啟動。 CASE 語句判斷琴鍵鍵入的音 值 ，然后輸出相應的顯示和音頻。 頂層設計模塊 頂層設計是連接各模塊的關鍵， 其 利用元件例化語句實現元件的調用， 構成電子琴功能模塊。 主要代碼如下： ENTITY dianziqin IS PORT ( clk1 : IN std_logic。 rst1 : IN std_logic。 auto : IN std_logic。 keyin : IN std_logic_vector(7 downto 0)。 led7 : OUT std_logic_vector(6 downto 0)。 high1: OUT std_logic。 out_bit : OUT std_logic)。 END dianziqin。 architecture dzq of dianziqin is SIGNAL clk_div2 : std_logic_vector(12 DOWNTO 0)。 音階分頻計數器，由基頻分頻產生各個音階 SIGNAL state : std_logic_vector(7 DOWNTO 0)。 各個音調的分頻 signal trans : std_logic_vector(7 downto 0)。 signal trans2 : std_logic_vector(3 downto 0)。 ponent fre port(clk: in std_logic。 rst: in std_logic。 clk_div : out std_logic_vector(3 DOWNTO 0))。 電子科技大學成都學院 28 end ponent。 ponent frespe port ( clk : IN std_logic。 rst : IN std_logic。 clk_div5: in std_logic_vector (3 downto 0)。 index : in std_logic_vector (7 downto 0)。 led7 : OUT std_logic_vector(6 downto 0)。 high1: OUT std_logic。 out_bit : OUT std_logic)。 end ponent。 ponent auto1 port ( clk: in std_logic。 auto: in std_logic。 index2: in std_logic_vector(7 downto 0)。 index0: out std_logic_vector(7 downto 0))。 end ponent。 begin U1:auto1 port map(clk=clk1,auto=auto,index2=keyin,index0=trans)。 U2:frespe port map(clk=clk1,rst=rst1,clk_div5=trans2,index=trans,led7=led7,high1=high1,out_bit=out_bit)。 U3:fre port map(clk=clk1,rst=rst1,clk_div=trans2)。 end dzq。 但由于測試條件有限， EMP7128SLC8410 芯片只有 128 個宏單元，而據Quartus II 計算，上述自頂向下設計方案需要 214 個宏單元，故上述方案無法 在開發(fā)板上 實現。 第 3 章 軟件設計 29 簡單設計方案 在此，使用較簡單的設計方法 ，以實現八音電子琴設計。 VHDL 代碼見附件。 簡單設計是依據多進程 同步描述 并 發(fā) 執(zhí)行， 進程之間共同變量進行調度，信號建立時間不等于零，各進程不會鎖死的 特性設計的。 其主要代碼實現： 基頻分頻： IF(clk39。EVENT AND clk=39。139。)THEN IF (clk_div1 /= 0101) THEN clk_div1 = clk_div1 + 0001。 ELSE clk_div1 = 0000。 程序將時鐘信號（ clk）分頻為 1MHz 的頻率輸出，占空比為 50%。 音階分頻： IF (clk_div1 = “0101”) THEN CASE state IS WHEN 11111110 = 發(fā)“多” IF (clk_div2 /= duo) THEN clk_div2 = clk_div2 + 0000000000001。 ELSE clk_div2 = 0000000000000。 out_bit_tmp = NOT out_bit_tmp。 END IF。 led7=0000110。high1=39。039。 該代碼實現音階分頻 ，并輸出顯示和音頻 。 該分頻器的基頻為基頻 分頻后的 1MH 頻率 (clk_div1)，按鍵輸入（ state）作為分頻依據，實現各個音階的分頻。 電子科技大學成都學院 30 連接信號 out_bit_tmp 作為連接蜂鳴器的通信管道，驅動發(fā)音體振動發(fā)出相應具有音度頻率的音。 數碼顯示管驅動信號 led7 驅動數碼管顯示彈奏時相應的音符標記。 高音指示器 high1。當按鍵觸發(fā)為高音“多”時， high1 輸出高電平驅動指示器發(fā)光。 如下是“法”音的仿真。 當琴鍵鍵入“ 法 ”音時的仿真圖如下。 圖 34 “法”音仿真圖 第 4 章 系統(tǒng)測試 31 第 4章 系統(tǒng)測試 測試使用的儀器 Altera 公司的 MAX7000S 系列的 EPM7128SLC8410 芯片 CPLD 教學實驗箱 EMP7128 開發(fā)板 測試方法 首先用 Altrera 公司的仿真工具 Quarrus Ⅱ 進行對系統(tǒng)的 編譯與仿真。功能仿真用于綜合前檢查設計的邏輯功能是否符合設計要求。仿真過程中可以通過觀察檢測設計的輸入信號，輸出信號以及內部信號以檢測設計的邏輯功能。如果仿真都通過的話就可以進行引腳鎖定，然后下載程序，燒制出功能芯片，在實驗箱上可以直接的聽到結果，同樣也在開發(fā)板上實現。 指標測試和測試結果 每個音階對應著不同的頻率。頻率的大小直接影響著音調的高低以及失真度。 表 41 C 音階對應音階頻率 音階 1 2 3 4 5 6 7 1（高） 頻率（ Hz） 262 294 330 349 392 440 494 523 仿真結果： 圖 41 高音“多”仿真圖 電子科技大學成都學院 32 實物測試結果：按鍵相應琴鍵，電子琴成功發(fā)音 ，數碼管顯示相應數值 。 當琴鍵鍵入值為高音“多”時，彩燈發(fā)光。當琴鍵鍵入值為“多”至“西”時，彩燈不發(fā)光。 第 4 章 系統(tǒng)測試 33 結束語 本設計利用超高速硬件描述語言 VHDL 實現了電子琴的鍵盤輸入發(fā)音的簡易功能，經過編程，分析和綜合，仿真，下載，芯片燒制，最終做出成品，測試情況良好，能夠準確實現對 應音階的發(fā)音功能。 從設計到最終完成，經歷了許多具有教育意義的錯誤。例如在設計時，對Protel 的使用不熟悉；在購買電子元器件（電阻）時，不確定型號及參數；在焊接外圍電路時，排版不合理造成焊接時的障礙。這些都是我薄弱的地方。通過此次設計這些能力所有加強，以后我還會繼續(xù)加強在此方面的能力。 電子科技大學成都學院 34 參考文獻 [1] 邢建平等 .VHDL程序設計教程（第三版 ).北京 :清華大學出版社 ,~120 [2] 潘松等 .EDA技術與 VHDL(第 2版 ).北京 :清華大學出版社 ,~144 [3] 周春陽 .EDA實驗開發(fā)系統(tǒng)的研究 :[碩士論文 ].河北 :華北電力大學 ,2020 [4] 賈方爵 .基本樂理 （修訂版） .四川師范大學 出版社 ,~21 [5] 趙景波 .Protel DXP實用教程 .人民郵電出版社 ,~65 [6] 閻石 .數字電子技術基礎 .高等教育出版社 ,~278 參考文獻 35 致謝 首先感謝電子科技大學成都學院給我們這樣一個提高自我素質的機會。 感謝指導教師聶小燕女士，在她精心的 指導， 耐心的講解，為我們提供良好的指引；要感謝陳家宏 ， 李鶴 ， 張望 和陳志浩，在大家 的密切配合，這個設計 最終得以 順利完成的。 電子科技大學成都學院 36 附錄 附錄一： 程序代碼 library IEEE。 use 。 use 。 use 。 ENTITY dianziqin IS PORT ( clk : IN std_logic。 rst : IN std_logic。 keyin : IN std_logic_vector(7 downto 0)。 led7 : OUT std_logic_vector(6 downto 0)。 high1 : OUT std_logic。 out_bit : OUT std_logic)。 END dianziqin。 ARCHITECTURE arch OF dianziqin IS SIGNAL clk_div1 : std_logic_vector(3 DOWNTO 0)。 基頻分頻計數器，基頻為 12M SIGNAL clk_div2 : std_logic_vector(12 DOWNTO 0)。 音階分頻計數器，由基頻分頻產生各個音階 SIGNAL state : std_logic_vector(7 DOWNTO 0)。 附錄 37 各個音調的分頻系數 CONSTANT duo : std_logic_vector(12 DOWNTO 0) := 1000111100100。 4580 CONSTANT lai : std_logic_vector(12 DOWNTO 0) := 0111111110001。 4081 CONSTANT mi : std_logic_vector(12 DOWNTO 0) := 0111000110100。 3636 CONSTANT fa : std_logic_vector(12 DOWNTO 0) := 0110101101110。 3438 CONSTANT suo : std_logic_vector(12 DOWNTO 0) := 0101111110101。 3061 CONSTANT la : std_logic_vector(12 DOWNTO 0) := 0101010100111。 2727 CONSTANT xi : std