【正文】 HIGH: OUT STD_LOGIC。 TONE0: OUT INTEGER RANGE 0 TO 2047)。END TONE。ARCHITECTURE ART OF TONE IS BEGIN SEARCH:PROCESS(INDEX) BEGIN CASE INDEX ISWHEN00000001=TONE0=773。CODE=1001111。HIGH=39。139。WHEN00000010=TONE0=912。CODE=0010010。HIGH=39。139。WHEN00000100=TONE0=1036。CODE=0000110。HIGH=39。139。WHEN00001000=TONE0=1116。CODE=1001100。HIGH=39。139。WHEN00010000=TONE0=1197。CODE=0100100。HIGH=39。039。WHEN00100000=TONE0=1290。CODE=0100000。HIGH=39。039。WHEN01000000=TONE0=1372。CODE=0001111。HIGH=39。039。WHEN10000000=TONE0=1410。CODE=0000000。HIGH=39。039。WHEN OTHERS=TONE=2047。CODE=0000001。HIGH=39。039。 END CASE。 END PROCESS。END ART。3. 數(shù)控分頻模塊的源程序如下所示：LIBRARY IEEE。USE 。USE 。USE 。ENTITY FENPIN IS PORT( CLK1: IN STD_LOGIC。 TONE1: IN INTEGER RANGE 0 TO 2047。 SPKS: OUT STD_LOGIC)。END ENTITY FENPIN。ARCHITECTURE ART OF FENPIN IS SIGNAL PRECLK:STD_LOGIC。 SIGNAL FULLSPKS:STD_LOGIC。 BEGINPROCESS(CLK1) VARIABLE COUNT:INTEGER RANGE 0 TO 8。BEGIN IF(CLK39。EVENT AND CLK1=39。139。)THEN COUTNT:=COUNT +1。 IF COUNT=2 THEN PRECLK=39。139。 ELSE COUNT=4 THEN PRECLK=39。039。COUTN:=0。 END IF。 END IF。END PROCESS。PROCESS(PRECLK,TONE1) VARIABLE COUNT11:INTEGER RANGE 0 TO 2047。 BEGIN IF(PRECLK39。EVENT AND PRECLK=39。139。)THEN IF COUNT11TONE1 THEN COUNT11:=COUNT11 +1。FULLSPKS=39。139。 ELSE COUNT11:=0。FULLSPKS=39。039。 END IF。 END IF。 END PROCESS。 PROCESS(FULLSPKS) VARIABLE COUNT2:STD_LOGIC:=39。039。 BEGIN IF(FULLSPKS39。EVENT AND FULLSPKS=39。139。)THEN COUNT2:=NOT COUNT2。 IF COUNT2=39。139。THEN SPKS=39。139。 ELSE SPKS=39。039。 END IF。 END IF。 END PROCESS。 END PROCESS。END ART。4. 頂層設(shè)計的源代碼如下所示：LIBRARY IEEE。USE 。USE 。USE 。ENTITY DIANZIQIN IS PORT(CLK32MHZ: IN STD_LOGIC。 HANDTOAUTO: IN STD_LOGIC。 CODE1: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 INDEX1: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 HIGH1: OUT STD_LOGIC。 SPKOUT: OUT STD_LOGIC)。END。ARCHITECTURE ART OF DIANZIQIN IS COMPONENT AUTO PORT(CLK: IN STD_LOGIC。 AUTO: IN STD_LOGIC。 INDEX2:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 INDEX0:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT TONE PORT ( INDEX: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CODE: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 HIGH: OUT STD_LOGIC。 TONE0:OUT INTEGER RANGE 0 TO 2047)。 END COMPONENT。 COMPONENT FENPIN PORT(CLK1: IN STD_LOGIC。 TONE1: IN INTEGER RANGE 0 TO 2047。 SPKS: OUT STD_LOGIC)。 END COMPONET。 SIGNAL TONE2: INTEGER RANGE 0 TO 2047。 SIGNAL INDX: STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGINU0:AUTO PORT MAP(CLK=CLK32MHZ,INDEX2=INDEX1,INDEX0=INDX,AUTO=HANDTOAUTO)。U1:TONE PORT MAP(INDEX=INDX,TONE0=TONE2,CODE=CODE1,HIGH=HIGH1)。U2:FENPIN PORT MAP(CLK1=CLK32MHZ,TONE1=TONE2,SPKS=SPKOUT)。END