【導(dǎo)讀】師的指導(dǎo)下進行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。均已在文中作了明確的說明并表示了謝意。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文。不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。究做出重要貢獻的個人和集體，均已在文中以明確方式標(biāo)明。全意識到本聲明的法律后果由本人承擔(dān)。同意學(xué)校保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位。印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理?？刂茊栴}上提出了更大的要求。在數(shù)字信號中，數(shù)據(jù)一般都是以幀結(jié)構(gòu)存在的，各個。時隙的位置可以根據(jù)幀定界信號加以識別。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接。中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識別。文中介紹了二分查找法的工作原理及幀同步的實現(xiàn)過程。最終選擇二分查找法作為實踐對象。

　　

【正文】 上述程序中，實體 max11 的輸入量 a 則作為整體運算流程的輸入 量 輸入到程序之中 。 通過分段處理，將 a 分成了上下兩個部分，分別包括了其前后各 80 位的數(shù)據(jù)，由于在本設(shè)計中工作流程共被分為六級，而前五級的工作方式完全相同，只是在程序中的輸入數(shù)據(jù)的初始化長度的定義上有些改動而已，通過上章中對二分法原理的分析可知，在前五級中輸入數(shù)據(jù)的長度分別為 160、 80、 10，通過觀察可知，每一級 的輸入數(shù)據(jù)長度均為前一級的二分之一，這是由于在每一級控制信號的存在，通過計算和控制，它將輸入中的兩段數(shù)據(jù)中的一段 摒棄 ，而相應(yīng)的將另一段進行了輸出，得到了這樣的結(jié)果。 （ 2）判斷模塊 在判斷模塊中，主要的工作重點則是將上一環(huán)節(jié)中的輸出數(shù)據(jù)進行篩選性計算，提取中間兩位（即分段后上半段數(shù)據(jù)的末位和下半段數(shù)據(jù)的首位）做 固定 運算 （判斷示意圖詳見圖 47） 。得到控制位后，利用控制位的數(shù)值選擇輸出數(shù)據(jù)，并即時輸出至下一環(huán)節(jié)。 module max12 (y5,y6,y7,sel)。 input[79:0] y5。 input[79:0] y6。 input sel。 output[79:0] y7。 reg [79:0] y7。 always @(sel or y5 or y6) begin if(sel= =1) y7=y5。 else y7=y6。 end endmodule y 5[ 79 ..0]y 6[ 79 ..0]s ely 7[ 79 ..0]m ax 12in s t1 圖 47 判斷模塊的模塊化示意圖 （ 3）輸出模塊 作為一級計算電路中的最后一個部分，在輸出模塊中已經(jīng)沒有計算或判斷的工作。輸出模塊的主要任務(wù)則是根據(jù)時鐘的輸入將結(jié)果輸出至下一級，進行下一個周期的計算。程序 及結(jié)構(gòu)示意圖如下所示 ： module max13 (a,b,clk)。 input clk。 input[79:0] a。 output[79:0] b。 reg [79:0] b。 always @( posedge clk ) begin if(clk) b=a。 end endmodule clka[ 79 ..0]b[ 79 ..0]m ax 13ins t2 圖 48 輸出模塊的模塊化示意圖 圖 49 輸出模塊原理結(jié)構(gòu)圖 將上述程序進行打包編譯后，在 Quartus II 編輯環(huán)境下可以得到仿真實現(xiàn)后的元器件符號，如圖所示。其中打包后的程序模塊與其實體名保持一致，再次編譯成功后可在該環(huán)境下進行連接 。這樣操作使程序結(jié)構(gòu)化突出，操作簡便，更有利于后期的調(diào)試和他人的閱讀。 （ 4）第六級計算單元模塊 在經(jīng)過前五級的數(shù)據(jù)運算之后，在第五級的輸出段會輸出一個長度為 5的數(shù)據(jù)段，由于該數(shù)據(jù)流由奇數(shù)個位數(shù)據(jù)構(gòu)成，所以無法再進行二分查找。由此，我們在第五級后追加了一級專門為奇數(shù)位位長的數(shù)據(jù)設(shè)計的查找模塊。與二分發(fā)不同的是，在這個模塊中將出現(xiàn)于前五級中的三個模塊簡化為了兩個。在完成整個計算過程中，我們將其分成兩大部分。 在第一部分中，功能模塊對整體輸入的五位數(shù)據(jù)進行查表。由于數(shù)據(jù)是由五位構(gòu)成，故由排列組合可知共有 32 中不 同的搭配情況。但根據(jù) VSR 的工作及傳輸特性，同時考慮到傳輸中的誤碼，可能出現(xiàn)的情況共計 19 種（如表 41 所示）。根據(jù) 的定義以及幀頭與 A1 字節(jié)的一伙結(jié)果的特點，我們總結(jié)出第六級控制字的返回值與輸入碼的對應(yīng)標(biāo)準(zhǔn)。該控制字的主要作用是在排除了傳輸誤差的條件下，反映出五位中第一個 1 的出現(xiàn)位置，并對應(yīng)該位置，在其原有的五級計算結(jié)果上加上一個偏移量，最終的結(jié)果即為幀頭所在位的坐標(biāo)值。 表 41 控制字返回值與輸入碼的對應(yīng)標(biāo)準(zhǔn) 第六級輸入碼字（五位） 控制字返回值 1 X X X X 0 X 1 X X X 1 X X 1 X X 2 X X X 1 X 3 X X X X 1 4 注：上表中“ X”表示任意值。 其中 第六級計算單元模塊 的計算程序及模塊示意圖如下所示： module b(y, in_data)。 input[4:0] in_data。 output y。 reg y。 always begin case (in_data) 539。b00001: y = 4。 539。b00010: y = 3。 539。b00011: y = 3。 539。b00101: y = 2。 539。b00110: y = 2。 539。b00111: y = 2。 539。b01010: y = 1。 539。b01011: y = 1。 539。b01101: y = 1。 539。b01110: y = 1。 539。b01111: y = 1。 539。b10101: y = 0。 539。b10110: y = 0。 539。b10111: y = 0。 539。b11010: y = 0。 539。b11011: y = 0。 539。b11101: y = 0。 539。b11110: y = 0。 539。b11111: y =0。 default: y = 9。 endcase end endmodule in_da ta[ 4. .0] ybins t15 圖 410 第六級計算查表單元的模塊化示意圖 在第二部分中，經(jīng)過對數(shù)據(jù)的查表得知 y 的輸出值，此時的 y 作為一個待計算量輸入至下一單元模塊。在該模塊中，它將綜合之前五級所得到的控制字，計算出的A1A2 分 界點的的坐標(biāo)值，最終連同幀頭一齊輸出，完成對一幀數(shù)據(jù)的查找工作。需要說明的是，當(dāng)在前一幀進入的數(shù)據(jù)中沒有找到幀頭 時，其控制字的輸出是 為 0 的。此時，寄存在計算單元內(nèi)部的數(shù)據(jù)會被視為無效字碼而被忽略。從而進行對下一幀數(shù)據(jù)的查找。 主要程序如下： module c(y1,y2,y3,y4,y5,y,out_data)。 input y1,y2,y3,y4,y5。 input y。 output out_data。 assign out_data = 80*y1+40*y2+20*y3+10*y4+5*y5+y。 endmodule y1y2y3y4y5yout_datacinst16 圖 411 第六級計算控制單元的模塊化示意圖 在上述程序中我們注意到，出現(xiàn)了一個計算公式的賦值運算行。實際上，這一行語句 的作用主要體現(xiàn)在整個程序的最終運行調(diào)試與實際演示上，即為了讓其更容易觀察該程序的運行結(jié)果，我們將其制作成一個以二進制和十進制同時表達輸出的端口。在仿真環(huán)境下，它可以直觀的反映出 A1A2 幀頭的位置。同時，我們還可以將其轉(zhuǎn)化成為一個的二進制序列進行并行輸出，這個二進制序列直接反映了該程序前五級所產(chǎn) 生的控制信號。并通過輸出，最終達到控制幀頭輸出的目的。 設(shè)計仿 真 借助 Quartus II 軟件，我們可以進行下一步的在線仿真工作。由于在之前的章節(jié)中已經(jīng)介紹了 Quartus II 軟件，故在此不再贅述。啟動 Quartus II 軟件，在其設(shè)計平臺上編輯已完成的程序并進行編譯。在編譯無誤的情況下（少量的非嚴(yán)重性警告是可以忽略的），進入仿真界面。 通過新建一個波形輸出文件（ Vector Waveform File），我們可以實現(xiàn)程序與仿真環(huán)境的內(nèi)部連接，即在同一工程文件下實現(xiàn)語言文件和波形文件中的輸入輸出的關(guān)聯(lián)。使其在試驗仿真階段可以在運行上實現(xiàn)與整體程序保持同步。在分別定義 了輸入與輸出的類型及位寬等相關(guān)參數(shù)后，再次通過對語言和波形輸出文件保存和編譯，即可，正式開始仿真。仿真工作主要分四步完成： （ 1） 建立新的波形輸出文件，定義輸入輸出，通過設(shè)置輸入輸出特性參數(shù)定義和約束其變化和計算。再本設(shè)計中輸入輸出仿真分配情況如表 42 所示： （ 2）保存現(xiàn)有設(shè)置，對文件設(shè)定輸入值，為演示方便在輸入 160 位的數(shù)值時我們對兩個特定點進行測試，這兩個點分別帶表不同的 A1A2 的位置，故在此位之后均將數(shù)據(jù)的輸入值設(shè)置為全 1 的搭配組合。二次編譯，報告無誤后進行輸出波形仿真，觀察輸出波形以及輸出數(shù)值。 第一次測試： A1A2 的交界點設(shè)置為 127 位處，觀察輸出波形 詳見圖 412： 第二次測試： A1A2 的交界點設(shè)置為 37 位處，觀察輸出波形 詳見圖 413： 表 42 輸入輸出仿真分配表 端口名稱 數(shù)值類型 端口類型 位寬 顯示方式 a 9lever input 160 binary Clk 9lever input / binary y3 9lever output 1 binary y7 9lever output 1 binary y11 9lever output 1 binary y15 9lever output 1 binary y19 9lever output 1 binary out_data 9lever output 8 Binary/Decimal 圖 412 A1A2 交界點為 127 位處的波形輸出 圖 413 A1A2 交界點為 37 位處的波形輸出 （ 3）波形分析及指標(biāo)驗證 觀察現(xiàn)有輸出波形，可以看到在前五級的實時響應(yīng)中，在計算的開始時期（ 21ns處）都存在著不同程度的計算誤差。而造成誤差的主要原因是因為整個實體的結(jié)構(gòu)定義是由六個串行的計算 單元構(gòu)成。而在工作過程中，每一級的計算結(jié)果又作為輸入加載至下一級，最終形成了整個實體。正是由于這樣的串行結(jié)構(gòu)，造成了在計算過程中的初始階段輸出控制判斷信號結(jié)果的誤差，隨之轉(zhuǎn)入正常。 從波形輸出和多次的仿真結(jié)果上看，這樣的時間滯后是可以忽略的。由于在 VSR4的協(xié)議定義中，數(shù)據(jù)的傳輸速度為 ，而數(shù)據(jù)是通過 10 個通道進行傳輸?shù)摹＝Y(jié)合傳輸?shù)谋忍厮俾?，可以得出其實時響應(yīng)速度要求完全符合標(biāo)準(zhǔn)。 20nm 的誤差時 間遠低于判斷信號控制輸出時間，也就是說，即使在時間上存在一定計算偏差和滯后對 于控制的正確性和 及時性也是沒有影響的。 綜上所述，通過對程序的規(guī)劃、測試和驗證可以得出：程序在時間上完全可以達到 VSR4 協(xié)議標(biāo)準(zhǔn)。在 非 傳輸錯誤的情況下，其計算的正確率也可達到 100%。由此可見，該程序完全可以達到控制和尋找?guī)ń绲哪康摹? 5 結(jié)論 本設(shè)計及波形仿真均選用 Altera 公司的 QuartusII 作為開發(fā)平臺，并采用Verilog HDL 編程語言。文中程序已通過了綜合實驗，并進行了功能仿真和時序仿真，仿真結(jié)果正確。程序在時間上完全可以達到 協(xié)議標(biāo)準(zhǔn)，實現(xiàn)了控制和尋找?guī)ń绲哪康?。通過以上 的設(shè)計原理介紹和性能分析，本文設(shè)計的二分查找器具有以下優(yōu)點 : （ 1）專門針對 OIF 制定的 標(biāo)準(zhǔn)中對幀同步模塊的要求所設(shè)計，運行速率高。 （ 2）程序設(shè)計結(jié)構(gòu)性強，程序呈模塊化，易于讀者理解和修改。 （ 3）程序運行可靠性強，誤碼率低，同時采用并行計算方式提高了速度。 （ 4）采用面向 FPGA 的芯片設(shè)計，簡化了系統(tǒng)結(jié)構(gòu)，減小了設(shè)計單元體積 .提高了系統(tǒng)的質(zhì)量和可靠性，給設(shè)計和調(diào)試帶來極大的方便。 （ 5）硬件實現(xiàn)簡單，成本較低，易于試驗仿真和開發(fā)應(yīng)用。 同時，在設(shè)計中也存在著許多不足，仍有許多地 方需要改進，如：輸入時鐘 Clk的寬度設(shè)置為 ，為追求更高的計算速率則要嚴(yán)格控制其寬度。由于所設(shè)計并行的算法結(jié)構(gòu)與 Verilog HDL 語言編程的能力所限， 的時鐘寬度已為最小值（即系統(tǒng)運行的極限速度）。故在今后的實踐中，整體程序和結(jié)構(gòu)需進一步的完善和優(yōu)化，不斷提高運行速率。 6 參考文獻 [1] 徐國旺 ,楊中華 . 二分法在物理實驗中的應(yīng)用 . 海南師范學(xué)院報 . 20203（ 1） [2] 盧欽和 . 二分法及其它 . 數(shù)學(xué)月刊， 2020， 7（ 6）： 317. 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