【導(dǎo)讀】實(shí)際上仍然采用VHDL語(yǔ)言編寫源程序，并且。通過(guò)Max+PlusⅡ進(jìn)行編譯、仿真和下載實(shí)現(xiàn)其功能。模擬信號(hào)檢測(cè)處理系統(tǒng)大致。模塊、片選信號(hào)模塊、進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊等。整體上看來(lái)，模塊間的布局與功能銜接都是非常重要的。本次課題把它納入計(jì)算機(jī)編。理論的軟件仿真可以通過(guò)，這樣就利用FPGA建模系統(tǒng)可以大大簡(jiǎn)化操作流程，減少器材用量，并且還可以把這一功能用集成芯片的方式構(gòu)造，最后使其運(yùn)作成本降低，最關(guān)鍵部位采用FPGA可編程器件，借助于大規(guī)模集成的FPGA和高效。心，使整個(gè)系統(tǒng)顯得精簡(jiǎn)，能達(dá)到所要求的技術(shù)指標(biāo)。相比較其他傳統(tǒng)的檢測(cè)系統(tǒng)具有。靈活的現(xiàn)場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、精確可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。收了多學(xué)科最新成果而形成的一門新技術(shù)。為保證電子產(chǎn)品設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)已成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。

　　

【正文】 D IF。 END IF。 END PROCESS。 END CCC_ARC。 EEE模塊仿真時(shí)序如圖 ： 圖 二進(jìn)制范圍擴(kuò)大模塊仿真 CCC 模塊仿真時(shí)序如圖 所示： 圖 二進(jìn)制轉(zhuǎn)三位十進(jìn)制數(shù)模塊仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 26 消抖動(dòng)模塊 在 VHDL 中我們可以采用類似的辦法，對(duì)于小于觸發(fā)器 建立時(shí)間的毛刺可以用時(shí)鐘打一下實(shí)現(xiàn)濾波。但對(duì)于開(kāi)關(guān)或按鍵抖動(dòng)等較大的干擾，我們可以采用延時(shí)比較法或積分法，或者二者并用。 比較法：這個(gè)方法很好理解，就是若干個(gè)時(shí)鐘周期讀取的數(shù)據(jù)相同時(shí)我們認(rèn)為收到了一個(gè)穩(wěn)定的數(shù)據(jù)，否則認(rèn)為是過(guò)渡態(tài)。即采用若干位的移位寄存器，當(dāng)寄存器是全 “1”或全 “0”時(shí)才開(kāi)始讀數(shù)。這種方法的缺點(diǎn)是，當(dāng)干擾脈沖較寬時(shí)我們必須等比地?cái)U(kuò)大移位寄存器的比特，消耗較大資源。 積分法：用一個(gè)增減計(jì)數(shù)器，當(dāng)輸入信號(hào)為 “1”時(shí)計(jì)數(shù)器遞增計(jì)數(shù)直到計(jì)數(shù)器全 “1”停止計(jì)數(shù)、否則計(jì)數(shù)器遞減計(jì)數(shù)直到全 “0”停止計(jì) 數(shù)。那么計(jì)數(shù)器的 MSB 即為輸入信號(hào)的去抖信號(hào)。你也可以用時(shí)鐘再加上一個(gè)速度較慢的使能來(lái)對(duì)輸入信號(hào)計(jì)數(shù)。顯然計(jì)數(shù)器的位數(shù)要求與要去抖的抖動(dòng)脈沖寬度的對(duì)數(shù)關(guān)系。當(dāng)然也可以二者結(jié)合，前端用幾個(gè)比特的移位寄存器實(shí)現(xiàn)比較，比較結(jié)果作為計(jì)數(shù)使能來(lái)控制接下來(lái)的增減計(jì)數(shù)器的計(jì)數(shù)。 本次設(shè)計(jì)中因?yàn)楸容^器的上升沿和下降沿都會(huì)有毛刺出現(xiàn)，會(huì)對(duì)檢測(cè)的結(jié)果造成誤差影響。所以就用此模塊進(jìn)行簡(jiǎn)單的消抖動(dòng)處理如下圖 所示： 圖 消抖動(dòng)模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 ENTITY DDD IS PORT(CLK,A:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END DDD。 ARCHITECTURE DDD_ARC OF DDD IS BEGIN PROCESS(CLK) 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 27 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN Q=A。END IF。 END PROCESS。 END DDD_ARC。 仿真時(shí)序圖如圖 所示： 圖 消抖動(dòng)模塊仿真圖 片選信號(hào)模塊 該模塊將送出數(shù)碼管片選信號(hào)。當(dāng)它有效時(shí)，選中芯片，芯片開(kāi)始起作用。并且輸出為控制數(shù)碼管工作的四個(gè)輸入信號(hào)，即 Q Q Q1 和 Q0。頂層原理圖下圖 所示： 圖 片選模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 USE 。 ENTITY SEL IS PORT(CLK:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SEL。 ARCHITECTURE SEL_ARC OF SEL IS BEGIN 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 28 PROCESS(CLK) VARIABLE CNT:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN CNT:=CNT+1。END IF。Q=CNT。 END PROCESS。 END SEL_ARC。 片選模塊仿真時(shí)序如圖 所示： 圖 片選信號(hào)模塊仿真圖 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊 模塊 CHA 的功能是對(duì)應(yīng)數(shù)碼管的片選信號(hào)送出相應(yīng)的數(shù)據(jù)，同時(shí)控制哪一位的小數(shù)點(diǎn)點(diǎn)亮。如下圖 所示： 圖 小數(shù)點(diǎn)控制模塊頂層圖 程序清單如下所示： . LIBRARY IEEE。 USE 。 ENTITY CHA IS PORT(A2,A1,A0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CH:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIAN:OUT STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 29 END CHA。 ARCHITECTURE CH_ARC OF CHA IS BEGIN PROCESS(CH,A2,A1,A0) BEGIN CASE CH IS WHEN 00=Q=A0。 DIAN=39。039。 WHEN 01=Q=A1。 DIAN=39。039。 WHEN 10=Q=A2。 DIAN=39。139。 WHEN OTHERS=Q=1111。 DIAN=39。039。 END CASE。 END PROCESS。 END CH_ARC。 仿真時(shí)序圖如下圖 所示： 圖 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 30 七段數(shù)碼管顯示模塊 七段數(shù)碼是純組合電路，通常用小規(guī)模專用 IC，如 74 或者 4000 系列的器件只能作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制。該模塊就是運(yùn)用此原理設(shè)計(jì)，其頂層原理圖如下 所示： 圖 七段數(shù)碼顯示模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 ENTITY DISP IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END DISP。 ARCHITECTURE DISP_ARC OF DISP IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000=Q=0111111； WHEN 0001=Q=0000110； WHEN 0010=Q=1011011； WHEN 0011=Q=1001111； WHEN 0100=Q=1100110； WHEN 0101=Q=1101101； WHEN 0110=Q=1111101； WHEN 0111=Q=0000111； WHEN 1000=Q=1111111； WHEN 1001=Q=1101111； 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 31 WHEN OTHERS=Q=0000000。 END CASE。 END PROCESS。 END DISP_ARC。 仿真時(shí)序圖如下圖 所示： 圖 七段數(shù)碼管顯示模塊仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 32 第 4 章 系統(tǒng)硬件下載 系統(tǒng)下載說(shuō)明 設(shè)計(jì)中涉及的程序編程在 MAX+PLUSⅡ ，我們將選 擇 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主控單元芯片的試驗(yàn)箱進(jìn)行硬件下載，實(shí)現(xiàn)最后的電壓值的檢測(cè)處理。 當(dāng)程序 下載完成結(jié)束后，我們將進(jìn)入 Floorplan Editor對(duì)所用芯片的外引腳進(jìn)行鎖定，如下圖 ： 圖 系統(tǒng)下載芯片鎖定管腳圖 系統(tǒng)下載調(diào)試 除了大部分的軟件外，我們還用到了外圍電路的 DAC0832 和 7 段譯碼顯示電路等。在工作開(kāi)始時(shí)， 可變電阻器輸入一個(gè) Vtest 值，而 D/A 轉(zhuǎn)換輸出并放大 2 倍，從 0～ 5V基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 33 循環(huán)掃描，當(dāng)掃描值 Vscan 值低于 Vtest 時(shí)，比較器輸出的為 “0”，當(dāng) Vscan 值剛剛高于Vtest 時(shí)候，比較器輸出為 “1”，而當(dāng)比較器輸出端產(chǎn)生正向跳變時(shí)就會(huì) 立即鎖存 D/A 轉(zhuǎn)換的二進(jìn)制數(shù)字量輸入值 DA[7..0],它就代表模擬量 Vtest 的一半的數(shù)值。由于最后 7 段數(shù)碼顯示采用習(xí)慣的十進(jìn)制，所以在芯片內(nèi)部完成對(duì) DA[7..0]的所存值進(jìn)行數(shù)值的轉(zhuǎn)換，并進(jìn)行十進(jìn)制數(shù)的數(shù)顯。 我們可以得到整個(gè)系統(tǒng)的 CPLD芯片的外引腳圖如圖 ： 圖 系統(tǒng) CPLD外引腳圖 系統(tǒng)頂層原理圖設(shè)計(jì)與仿真 整機(jī)頂層電路原理圖 整個(gè)系統(tǒng)是基于 MAX+PLUS系統(tǒng)設(shè)計(jì)、編譯，包括原理圖的繪制，如下圖 ： 圖 模擬信號(hào)檢測(cè)系統(tǒng)頂層電路原理圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 34 整機(jī)系統(tǒng)仿真 將程序成功編譯后，進(jìn)入整機(jī)系統(tǒng)仿真，其仿真時(shí)序圖如下 所示： 圖 模擬信號(hào)檢測(cè)系統(tǒng)仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 35 結(jié)束語(yǔ) 經(jīng)過(guò)不懈的努力和賀老師的精心指導(dǎo)，我終于在規(guī)定的時(shí)間內(nèi)完成了畢業(yè)設(shè)計(jì)課題。系統(tǒng)基本達(dá)到了預(yù)期的設(shè)計(jì)要求。可以得出以下結(jié)論： （ 1）系統(tǒng)的總體方案設(shè)計(jì)基本正確、可行，其主要功能基本得可實(shí)現(xiàn)。 （ 2）系統(tǒng)完全依靠于數(shù)字化的測(cè)量，整個(gè)系統(tǒng)精簡(jiǎn)，不但能達(dá)到所要求的技術(shù)指標(biāo)，而且具有靈活的現(xiàn) 場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)。 （ 3）系統(tǒng)具有良好的實(shí)用性，成本也較低廉。但本系統(tǒng)還是有不足的地方。在電子技術(shù)飛速發(fā)展的技術(shù)動(dòng)力推動(dòng)下，本課題還將會(huì)得到更大的發(fā)展空間。 為期一個(gè)學(xué)期的 畢業(yè)設(shè)計(jì) 很快就結(jié)束了，在這緊張而充實(shí)的幾個(gè)月里我感受頗多。 我們正處在電子技術(shù)蓬勃發(fā)展的階段。以微電子、通信和計(jì)算機(jī)為代表的信息產(chǎn)業(yè)的發(fā)展引起了社會(huì)經(jīng)濟(jì)乃至人們生活方式的深刻變化。 知識(shí)的膨脹和更新，給我們帶來(lái)了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識(shí)以及把知識(shí)運(yùn)用在實(shí)際的應(yīng)用中是我們需要解決的一個(gè)重 要問(wèn)題。這次畢業(yè)設(shè)計(jì)就給了我們一個(gè)理論和實(shí)際相結(jié)合的應(yīng)用機(jī)會(huì)。實(shí)際運(yùn)用對(duì)于大學(xué)生特別是工科大學(xué)生的實(shí)際工作能力的培養(yǎng)起到至關(guān)重要的作用。實(shí)際運(yùn)用的實(shí)踐有利于我們對(duì)知識(shí)的更深理解掌握和創(chuàng)新能力的培養(yǎng)。 這次 畢業(yè)設(shè)計(jì) 不僅鍛煉了我們針對(duì)實(shí)際問(wèn)題進(jìn)行電子設(shè)計(jì)制作的能力，而且對(duì)于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進(jìn)作用。 在畢業(yè)設(shè)計(jì)的過(guò)程中我們學(xué)習(xí)和熟悉了當(dāng)今先進(jìn)電子器件的應(yīng)用、各類電路的設(shè)計(jì)方法和最新的電路設(shè)計(jì)手段如計(jì)算機(jī)輔助設(shè)計(jì)及計(jì)算機(jī)電路仿真，開(kāi)闊了我們的視野，從而強(qiáng)化了我們的工程概念。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 36 參 考文獻(xiàn) [1] 黃正槿、徐堅(jiān)等 . 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用 .北京 :電子工業(yè)出版社 [2] 盧毅、賴杰 . 與數(shù)字電路設(shè)計(jì) .北京 :科學(xué)出版社 [3] 潘松、黃繼業(yè) . 技術(shù)使用教程 .北京 :科學(xué)出版社 [4] 曾繁泰、陳美金 . 程序設(shè)計(jì) .北京 :清華大學(xué)出版社 [5] 沈明山 . 技術(shù)及可編程器件實(shí)用實(shí)訓(xùn) .北京：科學(xué)出版社 [6] 侯佰亨、顧新 . 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) .西安：西安電子科技大學(xué)出版社 [7] 徐志軍、徐光輝 .：清華大學(xué)出版社 [8] 李宗伯、王蓉暉譯 . 設(shè)計(jì)表示和綜合 .北京：機(jī)械工業(yè)出版社 [9] 沈建國(guó)、雷劍虹 . .高等教育出版社 [10] 第五屆全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽獲獎(jiǎng)作品選編 .北京理工大學(xué)出版社 .2020年 [11] 謝自美 .電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試 .華中理工大學(xué)出版社 .1994年 [12] 段尚樞 .運(yùn)算放大器應(yīng)用基礎(chǔ) .哈爾濱工業(yè)大學(xué)出版社 .1998年 [13] 齊洪喜，陸穎 .VHDL 電路設(shè)計(jì)實(shí)用教程 .清華大學(xué) 出版社 .2020 年 [14] 張亦華 ,延明 .數(shù)字電路 EDA 入門 —VHDL 程序?qū)嵗?.北京郵電大學(xué)出版社 .2020 年 [15] 孫國(guó)麗 ,朱維勇 ,欒銘 .EDA 與數(shù)字系統(tǒng)設(shè)計(jì) .機(jī)械工業(yè)出版社 .2020 年 [16] 楊小慧 ,許紅梅 ,楊會(huì)玲 ,電子技術(shù) EDA 實(shí)踐教程 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