【導讀】實際上仍然采用VHDL語言編寫源程序，并且。通過Max+PlusⅡ進行編譯、仿真和下載實現(xiàn)其功能。模擬信號檢測處理系統(tǒng)大致。模塊、片選信號模塊、進制轉換模塊、小數(shù)點控制模塊和七段譯碼顯示模塊等。整體上看來，模塊間的布局與功能銜接都是非常重要的。本次課題把它納入計算機編。理論的軟件仿真可以通過，這樣就利用FPGA建模系統(tǒng)可以大大簡化操作流程，減少器材用量，并且還可以把這一功能用集成芯片的方式構造，最后使其運作成本降低，最關鍵部位采用FPGA可編程器件，借助于大規(guī)模集成的FPGA和高效。心，使整個系統(tǒng)顯得精簡，能達到所要求的技術指標。相比較其他傳統(tǒng)的檢測系統(tǒng)具有。靈活的現(xiàn)場更改性，還有處理速度快，實時性好、精確可靠、抗干擾性強等優(yōu)點。收了多學科最新成果而形成的一門新技術。為保證電子產(chǎn)品設計的速度和質量，適應“第一時間推出產(chǎn)品”的設計要求，EDA技術已成為不可缺少的一項先進技術和重要工具。

　　

【正文】 D IF。 END IF。 END PROCESS。 END CCC_ARC。 EEE模塊仿真時序如圖 ： 圖 二進制范圍擴大模塊仿真 CCC 模塊仿真時序如圖 所示： 圖 二進制轉三位十進制數(shù)模塊仿真圖 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 26 消抖動模塊 在 VHDL 中我們可以采用類似的辦法，對于小于觸發(fā)器 建立時間的毛刺可以用時鐘打一下實現(xiàn)濾波。但對于開關或按鍵抖動等較大的干擾，我們可以采用延時比較法或積分法，或者二者并用。 比較法：這個方法很好理解，就是若干個時鐘周期讀取的數(shù)據(jù)相同時我們認為收到了一個穩(wěn)定的數(shù)據(jù)，否則認為是過渡態(tài)。即采用若干位的移位寄存器，當寄存器是全 “1”或全 “0”時才開始讀數(shù)。這種方法的缺點是，當干擾脈沖較寬時我們必須等比地擴大移位寄存器的比特，消耗較大資源。 積分法：用一個增減計數(shù)器，當輸入信號為 “1”時計數(shù)器遞增計數(shù)直到計數(shù)器全 “1”停止計數(shù)、否則計數(shù)器遞減計數(shù)直到全 “0”停止計 數(shù)。那么計數(shù)器的 MSB 即為輸入信號的去抖信號。你也可以用時鐘再加上一個速度較慢的使能來對輸入信號計數(shù)。顯然計數(shù)器的位數(shù)要求與要去抖的抖動脈沖寬度的對數(shù)關系。當然也可以二者結合，前端用幾個比特的移位寄存器實現(xiàn)比較，比較結果作為計數(shù)使能來控制接下來的增減計數(shù)器的計數(shù)。 本次設計中因為比較器的上升沿和下降沿都會有毛刺出現(xiàn)，會對檢測的結果造成誤差影響。所以就用此模塊進行簡單的消抖動處理如下圖 所示： 圖 消抖動模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 ENTITY DDD IS PORT(CLK,A:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END DDD。 ARCHITECTURE DDD_ARC OF DDD IS BEGIN PROCESS(CLK) 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 27 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN Q=A。END IF。 END PROCESS。 END DDD_ARC。 仿真時序圖如圖 所示： 圖 消抖動模塊仿真圖 片選信號模塊 該模塊將送出數(shù)碼管片選信號。當它有效時，選中芯片，芯片開始起作用。并且輸出為控制數(shù)碼管工作的四個輸入信號，即 Q Q Q1 和 Q0。頂層原理圖下圖 所示： 圖 片選模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 USE 。 ENTITY SEL IS PORT(CLK:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SEL。 ARCHITECTURE SEL_ARC OF SEL IS BEGIN 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 28 PROCESS(CLK) VARIABLE CNT:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN CNT:=CNT+1。END IF。Q=CNT。 END PROCESS。 END SEL_ARC。 片選模塊仿真時序如圖 所示： 圖 片選信號模塊仿真圖 數(shù)據(jù)及小數(shù)點控制模塊 模塊 CHA 的功能是對應數(shù)碼管的片選信號送出相應的數(shù)據(jù)，同時控制哪一位的小數(shù)點點亮。如下圖 所示： 圖 小數(shù)點控制模塊頂層圖 程序清單如下所示： . LIBRARY IEEE。 USE 。 ENTITY CHA IS PORT(A2,A1,A0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CH:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIAN:OUT STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 29 END CHA。 ARCHITECTURE CH_ARC OF CHA IS BEGIN PROCESS(CH,A2,A1,A0) BEGIN CASE CH IS WHEN 00=Q=A0。 DIAN=39。039。 WHEN 01=Q=A1。 DIAN=39。039。 WHEN 10=Q=A2。 DIAN=39。139。 WHEN OTHERS=Q=1111。 DIAN=39。039。 END CASE。 END PROCESS。 END CH_ARC。 仿真時序圖如下圖 所示： 圖 數(shù)據(jù)及小數(shù)點控制模塊 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 30 七段數(shù)碼管顯示模塊 七段數(shù)碼是純組合電路，通常用小規(guī)模專用 IC，如 74 或者 4000 系列的器件只能作十進制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制。該模塊就是運用此原理設計，其頂層原理圖如下 所示： 圖 七段數(shù)碼顯示模塊頂層圖 程序清單如下所示： LIBRARY IEEE。 USE 。 ENTITY DISP IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END DISP。 ARCHITECTURE DISP_ARC OF DISP IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000=Q=0111111； WHEN 0001=Q=0000110； WHEN 0010=Q=1011011； WHEN 0011=Q=1001111； WHEN 0100=Q=1100110； WHEN 0101=Q=1101101； WHEN 0110=Q=1111101； WHEN 0111=Q=0000111； WHEN 1000=Q=1111111； WHEN 1001=Q=1101111； 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 31 WHEN OTHERS=Q=0000000。 END CASE。 END PROCESS。 END DISP_ARC。 仿真時序圖如下圖 所示： 圖 七段數(shù)碼管顯示模塊仿真圖 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 32 第 4 章 系統(tǒng)硬件下載 系統(tǒng)下載說明 設計中涉及的程序編程在 MAX+PLUSⅡ ，我們將選 擇 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主控單元芯片的試驗箱進行硬件下載，實現(xiàn)最后的電壓值的檢測處理。 當程序 下載完成結束后，我們將進入 Floorplan Editor對所用芯片的外引腳進行鎖定，如下圖 ： 圖 系統(tǒng)下載芯片鎖定管腳圖 系統(tǒng)下載調試 除了大部分的軟件外，我們還用到了外圍電路的 DAC0832 和 7 段譯碼顯示電路等。在工作開始時， 可變電阻器輸入一個 Vtest 值，而 D/A 轉換輸出并放大 2 倍，從 0～ 5V基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 33 循環(huán)掃描，當掃描值 Vscan 值低于 Vtest 時，比較器輸出的為 “0”，當 Vscan 值剛剛高于Vtest 時候，比較器輸出為 “1”，而當比較器輸出端產(chǎn)生正向跳變時就會 立即鎖存 D/A 轉換的二進制數(shù)字量輸入值 DA[7..0],它就代表模擬量 Vtest 的一半的數(shù)值。由于最后 7 段數(shù)碼顯示采用習慣的十進制，所以在芯片內部完成對 DA[7..0]的所存值進行數(shù)值的轉換，并進行十進制數(shù)的數(shù)顯。 我們可以得到整個系統(tǒng)的 CPLD芯片的外引腳圖如圖 ： 圖 系統(tǒng) CPLD外引腳圖 系統(tǒng)頂層原理圖設計與仿真 整機頂層電路原理圖 整個系統(tǒng)是基于 MAX+PLUS系統(tǒng)設計、編譯，包括原理圖的繪制，如下圖 ： 圖 模擬信號檢測系統(tǒng)頂層電路原理圖 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 34 整機系統(tǒng)仿真 將程序成功編譯后，進入整機系統(tǒng)仿真，其仿真時序圖如下 所示： 圖 模擬信號檢測系統(tǒng)仿真圖 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 35 結束語 經(jīng)過不懈的努力和賀老師的精心指導，我終于在規(guī)定的時間內完成了畢業(yè)設計課題。系統(tǒng)基本達到了預期的設計要求?？梢缘贸鲆韵陆Y論： （ 1）系統(tǒng)的總體方案設計基本正確、可行，其主要功能基本得可實現(xiàn)。 （ 2）系統(tǒng)完全依靠于數(shù)字化的測量，整個系統(tǒng)精簡，不但能達到所要求的技術指標，而且具有靈活的現(xiàn) 場更改性，還有處理速度快，實時性好、可靠、抗干擾性強。 （ 3）系統(tǒng)具有良好的實用性，成本也較低廉。但本系統(tǒng)還是有不足的地方。在電子技術飛速發(fā)展的技術動力推動下，本課題還將會得到更大的發(fā)展空間。 為期一個學期的 畢業(yè)設計 很快就結束了，在這緊張而充實的幾個月里我感受頗多。 我們正處在電子技術蓬勃發(fā)展的階段。以微電子、通信和計算機為代表的信息產(chǎn)業(yè)的發(fā)展引起了社會經(jīng)濟乃至人們生活方式的深刻變化。 知識的膨脹和更新，給我們帶來了巨大的壓力，如何更好的學習和掌握所學的知識以及把知識運用在實際的應用中是我們需要解決的一個重 要問題。這次畢業(yè)設計就給了我們一個理論和實際相結合的應用機會。實際運用對于大學生特別是工科大學生的實際工作能力的培養(yǎng)起到至關重要的作用。實際運用的實踐有利于我們對知識的更深理解掌握和創(chuàng)新能力的培養(yǎng)。 這次 畢業(yè)設計 不僅鍛煉了我們針對實際問題進行電子設計制作的能力，而且對于我們專業(yè)基礎課程的學習起到了積極的促進作用。 在畢業(yè)設計的過程中我們學習和熟悉了當今先進電子器件的應用、各類電路的設計方法和最新的電路設計手段如計算機輔助設計及計算機電路仿真，開闊了我們的視野，從而強化了我們的工程概念。 基于 FPGA的模擬信號檢測處理系統(tǒng)設計與仿真 36 參 考文獻 [1] 黃正槿、徐堅等 . 系統(tǒng)設計技術入門與應用 .北京 :電子工業(yè)出版社 [2] 盧毅、賴杰 . 與數(shù)字電路設計 .北京 :科學出版社 [3] 潘松、黃繼業(yè) . 技術使用教程 .北京 :科學出版社 [4] 曾繁泰、陳美金 . 程序設計 .北京 :清華大學出版社 [5] 沈明山 . 技術及可編程器件實用實訓 .北京：科學出版社 [6] 侯佰亨、顧新 . 硬件描述語言與數(shù)字邏輯電路設計 .西安：西安電子科技大學出版社 [7] 徐志軍、徐光輝 .：清華大學出版社 [8] 李宗伯、王蓉暉譯 . 設計表示和綜合 .北京：機械工業(yè)出版社 [9] 沈建國、雷劍虹 . .高等教育出版社 [10] 第五屆全國大學生電子設計競賽獲獎作品選編 .北京理工大學出版社 .2020年 [11] 謝自美 .電子線路設計、實驗、測試 .華中理工大學出版社 .1994年 [12] 段尚樞 .運算放大器應用基礎 .哈爾濱工業(yè)大學出版社 .1998年 [13] 齊洪喜，陸穎 .VHDL 電路設計實用教程 .清華大學 出版社 .2020 年 [14] 張亦華 ,延明 .數(shù)字電路 EDA 入門 —VHDL 程序實例集 .北京郵電大學出版社 .2020 年 [15] 孫國麗 ,朱維勇 ,欒銘 .EDA 與數(shù)字系統(tǒng)設計 .機械工業(yè)出版社 .2020 年 [16] 楊小慧 ,許紅梅 ,楊會玲 ,電子技術 EDA 實踐教程 .國防工業(yè)出版社 .2020 年 [17] 張亦華 .數(shù)字邏輯設計實驗技術與 EDA 工具 .北京郵電大學出版社 .2020 年 [18] HDL Synthesis A Practical Galaxy Publishing,2020 [19] J. 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