【導(dǎo)讀】成，并基于DSP+FPGA架構(gòu)實(shí)現(xiàn)了視頻圖像處理系統(tǒng)。本圖像處理系統(tǒng)主要由圖像采集。電路、圖像處理電路、顯示電路以及系統(tǒng)軟件組成。信號(hào)，場(chǎng)同步、行同步、奇偶場(chǎng)、復(fù)合消隱信號(hào)。系統(tǒng)的圖像預(yù)處理以及數(shù)據(jù)流存儲(chǔ)時(shí)序控制等功能。號(hào)的時(shí)序邏輯，然后送視頻D/A處理器，最后通過(guò)VGA視頻接口輸出。態(tài)雙口RAM用于存儲(chǔ)圖像數(shù)據(jù)的，圖像數(shù)據(jù)的讀寫(xiě)控制時(shí)序通過(guò)DSP來(lái)實(shí)現(xiàn)。全電視信號(hào)然后通過(guò)VGA輸出。集、處理及顯示，可以應(yīng)用于視頻處理的相關(guān)領(lǐng)域。

　　

【正文】 具有可編程和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在 ROM,PROM 或 EPROM 中 ，因而在可編程門(mén)陣列芯片及其外圍電路保持不動(dòng)的情況下，換一塊 EPROM 芯片就能實(shí)現(xiàn)新的功能。因此當(dāng) FPGA/CPLD 芯片及其開(kāi)發(fā)系統(tǒng)一問(wèn)世，就在數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域占據(jù)了重要地位。 FPGA 的結(jié)構(gòu)類(lèi)似于掩膜可編程門(mén)陣列 (MPGA)，是由掩膜可編程門(mén)陣列和可編程邏輯器件兩者特性結(jié)合演變而來(lái)的，既具有門(mén)陣列的高密度和通用性，又有可編程邏輯器件的用戶可編程特性。對(duì)于 ASIC 設(shè)計(jì)，采用 FPGA 在實(shí)現(xiàn)小型化、集成化和高可靠性的同時(shí)，還減少了風(fēng)險(xiǎn)，降低了成本，縮短了周期。而且 FPGA 比 CPLD 更適合于實(shí)現(xiàn)多級(jí)的邏輯 功能。 FPGA 設(shè)計(jì)流程大致一樣，具體設(shè)計(jì)步驟如下： 第一步：按照 “ 自頂向下 ” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 第二步：利用 verilog 語(yǔ)言或采用圖形輸入方式生成設(shè)計(jì)的源代碼。 第三步：編譯源代碼，使之成為機(jī)器能識(shí)別的表達(dá)式。并進(jìn)行代碼級(jí)的功能仿真， 主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。 第四步：對(duì) Verilog 源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)表文件。 第五步：利用適配器將網(wǎng)表文件針對(duì)綜合時(shí)確定的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。根據(jù)適配后的仿真模型，進(jìn) 行適配后的門(mén)級(jí)仿真。 第六步：將適配器產(chǎn)生的器件編程文件通過(guò)編程器載入到目標(biāo)芯片 FPGA 中。 XX 大學(xué)畢業(yè)設(shè)計(jì)（論文） 21 XC3S100E4TQ144C管腳功能特性 本設(shè)計(jì)系統(tǒng)中采用 TQFP 封裝形式，在 BPI 配置模式下僅支持 20 位地址輸出。 XC3S100E4TQ144C 的管腳功能如表 43 所示 表 43 XC3S100E4TQ144C 管腳功能說(shuō)明 Table 43 XC3S100E4TQ144C pin description 管腳名 管腳數(shù)量 功能說(shuō)明 I/O 20 通用用戶 IO INPUT 21 通用輸入功能 CONFIG 2 配置指示管腳 DUAL 42 配置管腳，可作用戶 IO CLK 16 用戶 IO，輸入，全局緩沖輸入 JTAG 4 JTAG 端口指示管腳 VREF 9 用戶 IO，塊電壓輸入?yún)⒖? VCCO 9 塊輸出電壓： V VCCINT 4 內(nèi)核電壓： VCCAUX 4 輔助電壓： V FPGA外圍電路設(shè)計(jì) FPGA 外圍電路以及和 SDRAM 的連接如圖 45 所示 1） Flash（ M25P16）芯片的功能特性 ST 公司 16MBit 的 FlashMemory，最大 50MHz 時(shí)鐘比率；一次能編程 256Bytes；內(nèi)部32 塊，每塊 256 頁(yè)，每頁(yè) 256 字節(jié)。內(nèi)部塊擦除時(shí)間 0. 6S，整個(gè) 內(nèi)存擦除時(shí)間 13S。 2） FPGA 與 SAA7105 的電路設(shè)計(jì) SAA7105H 是一個(gè)先進(jìn)的圖像編碼芯片，和 SAA7115 配對(duì)使用，能夠轉(zhuǎn)換圖形數(shù)據(jù)，PAL 制式 (50Hz)或 NTSC 制式 (60Hz)下的最大 12801024 像素的視頻信號(hào)轉(zhuǎn)換成 CVBS或 S 視頻輸出到 TV 上顯示。 SAA7105H[19][20]采樣率為 27MHz，三個(gè) DAC： CVBS ( BLUE， CB)； VBS (GREEN，XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計(jì) 22 CVBS)； C (RED， CR)；支持硬件指針，可編程的 5line 反梳狀濾波，快速 I2C 總線控制端口 (400KHz )；可編程控制水平和垂直輸入同步相位；把亮度和色彩差分信號(hào) (CBYCR)或數(shù)字 RGB 信號(hào)編碼成模擬 CVBS， SVideo 和可選的 RGB 或 CRYCB信號(hào)；支持通用的 16Bits 4： 2： 2 CBYCR 和 RGB，以及 CBYCR輸入格式。 FPGA 與 SAA7105H 的電路圖如圖 46 所示。 I D _ R 0 ~ I D _ R 7C E 0 LC E 1 LO E LR / W LA 0 L ~ A 1 6 LS E M LI N T LB U S Y LM / SS D R A MI D T 7 0 V 0 9 L 1 5總 線 控 制 器S N 7 4 L V C 2 4 5總 線 控 制 器S N 7 4 L V C 2 4 5R T S 0L L C 2模 式 選擇S A A 7 1 1 5M 0M 1M 2X i l i n xX C 3 S 1 0 0 E電 源J T A GF l a s hM 2 5 P 1 6D S P8 位 數(shù)據(jù) 總 線使 能 信 號(hào)使 能 信 號(hào)1 7 位 地 址 線G N D懸 空V C C 圖 45 外圍電路以及和 SDRAM 的連接 Peripheral circuit and SDRAM connected I D _ R 0 ~ I D _ R 7C E 0 LC E 1 LO E LR / W LA 0 L ~ A 1 6 LS E M LI N T LB U S Y LM / SS D R A MI D T 7 0 V 0 9 L 1 5總 線 控 制 器S N 7 4 L V C 2 4 5總 線 控 制 器S N 7 4 L V C 2 4 5R T S 0L L C 2模 式 選擇S A A 7 1 1 5M 0M 1M 2X i l i n xX C 3 S 1 0 0 E電 源J T A GF l a s hM 2 5 P 1 6D S P8 位 數(shù)據(jù) 總 線使 能 信 號(hào)使 能 信 號(hào)1 7 位 地 址 線G N D懸 空V C C 圖 46 FPGA 與 SAA7105H 的連接 The Connection of FPGA and SAA7105H XX 大學(xué)畢業(yè)設(shè)計(jì)（論文） 23 VGA信號(hào)工作原理 編碼芯片 SAA7105H 通過(guò)串聯(lián)電阻直接驅(qū)動(dòng) 5 個(gè) VGA 信號(hào)。每個(gè)顏色信號(hào)串一個(gè)電阻，顏色信號(hào)分別是 VGA RED， VGA BLUE， VGA GREEN。每個(gè)電阻與終端的 75 歐電纜電阻相結(jié)合，確保顏色信號(hào)保持在 VGA 規(guī)定的 0V~ 之間。 顯示器通過(guò) 光柵 掃描的方式，電子束在 顯示屏 幕上有規(guī)律地從左到右、從上到下掃描。在掃描過(guò)程中，受行同步信號(hào)控制，逐點(diǎn)往右掃，完成一行掃描的時(shí)間倒數(shù)為行頻；同時(shí)又在行同步脈沖期內(nèi)回到屏幕的左端，從上往下形成一幀，在垂直方向上受場(chǎng)同步信號(hào)控制，完成一幀的時(shí)間倒數(shù)為場(chǎng)頻。圖像的顯示過(guò)程（即為在電子束掃描過(guò)程中）將地址與 圖像的像素依次對(duì)應(yīng)，每一個(gè)被尋址的像素只獲得其自身的控制信息，而與周?chē)南袼夭话l(fā)生干擾，從而可以顯示穩(wěn)定的圖像。 通過(guò) VGA RED， VGA BLUE， VGA GREEN 置高或低來(lái)產(chǎn)生 8 種顏色，如表 44 所示 ： 表 44 輸出顏色配置說(shuō)明 表 Table 44 Output color configuration diagram VGA RED VGA GREEN VGA BLUE Resulting Color 0 0 0 Black 0 0 1 Blue 0 1 0 Green 0 1 1 Cyan(青 ) 1 0 0 Red 1 0 1 Magenta（品紅） 1 1 0 Yellow 1 1 1 White VGA 信號(hào) [21]的時(shí)序由視頻電氣標(biāo)準(zhǔn)委員會(huì) (VESA)規(guī)定，圖 47 說(shuō)明了每個(gè)時(shí)序的聯(lián)系。同步脈沖的時(shí)序?qū)挾?(TPW)和前后門(mén)拱的間隔 （ TFP 和 TBP)基于觀察多 種 VGA 的顯示屏的結(jié)果。前后門(mén)拱的間隔是前后同步脈沖時(shí)間，在這些時(shí)段信息不能顯示。 VGA 時(shí)序圖如圖 47 所示： XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計(jì) 24 行 / 場(chǎng)同 步 信 號(hào)水 平 / 垂 直同 步 脈 沖后沿行 / 場(chǎng) 消 隱有 效 數(shù) 據(jù) 區(qū)前沿下 一 行 / 場(chǎng)行 / 場(chǎng) 消 隱圖 像 數(shù) 據(jù) 圖 47 VGA 時(shí)序 VGA sequence 本設(shè)計(jì)系統(tǒng)的視頻輸出通過(guò) DB15 連接器 (如圖 48 所示 )輸出一個(gè) VGA 信號(hào)送 CRT顯示。 P i n 1P i n 5P i n 6P i n 1 0P i n 1 1P i n 1 5D B 1 5 V G A C o n n e c t o r 圖 48 DB15 連接器 DB15 connector XX 大學(xué)畢業(yè)設(shè)計(jì)（論文） 25 視頻信號(hào)的鏈接如圖 49所示： 161 151 01 5G N DR e dG r e e nB l u eH o r i z o n t a l S y n cV e r t i c a l S y n cD B 1 5 C o n n e c t o rV G A _ R E DV G A _ G R E E NV G A _ B L U EV G A _ H S Y N CV G A _ V S Y N C2 7 0 Ω2 7 0 Ω2 7 0 Ω8 2 . 5 Ω8 2 . 5 Ω 圖 49 視頻信號(hào)的鏈接 The Link of video signal XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計(jì) 26 5 系統(tǒng)軟件設(shè)計(jì) 軟件實(shí)現(xiàn)的總體方案 系統(tǒng)工作的時(shí)候，經(jīng)過(guò) CCD 圖像傳感器采集復(fù)合視頻信號(hào)，經(jīng)過(guò)視頻 A/D 處理器(SAA7115)轉(zhuǎn)換成 8 bit 的數(shù)字信號(hào)。系統(tǒng)上電之后，對(duì) DSP 和 FPGA 進(jìn)行初始化，初始化完成后由數(shù)字信號(hào)處理器 DSP (TMS320VC5501)通過(guò) I2C 總線啟動(dòng) A/D 轉(zhuǎn)換，存儲(chǔ)到SDRAM 中。然后 DSP 讀取 SDRAM 中的數(shù)據(jù)并進(jìn)行相關(guān)的處理，處理完后送 FPGA 產(chǎn)生視頻信號(hào)的時(shí)序邏輯，然后送視頻 D/A 處理器 (SAA7105H )，最后通過(guò) VGA 視頻接口輸出。系統(tǒng)的總體軟件流程圖如圖 51 所示： D S P 、 F P G A 初 始 化D S P 初 始 化啟 動(dòng) 定 時(shí) 器 設(shè) 時(shí) 限向 F P G A 發(fā) 出 中 斷 請(qǐng) 求F P G A 中 斷 接 收產(chǎn) 生 圖 像 時(shí) 序 邏 輯輸 出 V G A 信 號(hào)D S P 接 收 圖 像 并 處 理D S P 啟 動(dòng) S A A 7 1 1 5開(kāi) 始結(jié) 束 圖 51系統(tǒng)的總體軟件流程圖 XX 大學(xué)畢業(yè)設(shè)計(jì)（論文） 27 The o verall software flow chart of system DSP/BIOS 是一個(gè)用戶可剪裁的實(shí)時(shí)操作系統(tǒng)，主要由三部分組成：多線程實(shí)時(shí)內(nèi)核、實(shí)時(shí)分析工具、芯片支持庫(kù)。利用實(shí)時(shí)操 作系統(tǒng)開(kāi)發(fā)程序，可以方便快速的開(kāi)發(fā)復(fù)雜的 DSP程序。操作系統(tǒng)維護(hù)調(diào)度多線程的運(yùn)行，只需將定制的數(shù)字信號(hào)算法作為一個(gè)線程嵌入系統(tǒng)即可；芯片支持庫(kù)幫助管理外設(shè)資源，復(fù)雜的外設(shè)寄存器初始化可以利用圖形工具直接配置；實(shí)時(shí)分析工具可以幫助分析算法實(shí)時(shí)運(yùn)行情況。 DSP/BIOS[22]以模塊化方式提供給用戶對(duì)線程、中斷、定時(shí)器、內(nèi)存資源、所有外設(shè)資源的管理能力都可以根據(jù)需要剪裁。實(shí)際應(yīng)用中需要的定制算法作為一個(gè)線程插入DSP/BIOS 的調(diào)度隊(duì)列，由 DSP/BIOS 進(jìn)行調(diào)度。 將 DSP/BIOS 操作系統(tǒng)根據(jù)自己的需要剪 裁完畢，形成配置文件，然后在此基礎(chǔ)上將自定義的算法與控制程序作為線程插入任務(wù)循環(huán)。編譯載入， DSP 開(kāi)始執(zhí)行后， DSP 首先進(jìn)行初始化，然后從 main()函數(shù)跳入任務(wù)循環(huán)隊(duì)列，按照優(yōu)先級(jí)執(zhí)行隊(duì)列中的任務(wù)。 DSP外部的設(shè)備 (如 UART， ADC 等 )可以通過(guò)中斷打斷任務(wù)， DSP/BIOS 根據(jù)硬件中斷管理( HWI)中的設(shè)置調(diào)用相應(yīng)的中斷服務(wù)程序處理中斷。這就是