【正文】 RAM；； 2 個數(shù)字時鐘管理器 (DCM)，頻率范圍 5M~300MHz；內(nèi)含嵌入式系統(tǒng)模塊 ,并可實現(xiàn)多種存儲器功能，其中包括先進先出存儲功能 (FIFO)、雙口RAM、 CAM(內(nèi)容可尋址存儲器 )；支持高速外部存儲器，包括 DDR SDRAM 以及ZBTSRAM。 XC3 S 100E4TQ 144C 主要特點如下： 1）低成本，高性能 90 納米工藝技術(shù)。這些內(nèi)建的平臺特性減少了對其它分立器件的需求，從而可降低總體系統(tǒng)成本并簡化設(shè)計。例如， Spartan3E 系列能夠以標準產(chǎn)品價格實現(xiàn)微處理器、微控制器和數(shù)字信號處理器功能，包括實際成本為 美元的 32 位 MicroBlaze嵌入式處理器、不到 美元的 8 位 PicoBlaze 嵌入式處理器以及不到 1 美元的 DSP 性價XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 14 比。并且它的可編程能力允許升級而無需更換硬件設(shè)備。 Spartan3E 是在早期的 Spartan3 系列的基礎(chǔ)上發(fā)展而來，器件密度范圍為 10 萬到 160 萬系統(tǒng)門，其單位邏輯單元的成本是 FPGA 行業(yè) 中最低的。 FPGA（ XC3S100E4TQ144C） [7]是采用先進的 90nm 制造工藝技術(shù)。它的主要特點是： ，運行時間可以預測 休系結(jié)構(gòu)，指令和數(shù)據(jù)總線分開 (有別于馮 隨著計算機，微電子和通信技術(shù)的發(fā)展，數(shù)字信號處理理論和技術(shù)得到迅速發(fā)展和不斷完善，特別是在過去 20 多年里，在工業(yè)控制，生活消費中應用日益廣泛。數(shù)字信號處理是一門涉及許多學科而又廣泛應用于許多領(lǐng)域的新興學科。 采集解碼電路 采集解碼電路如圖 31 所示 ： R E S E T V D D A x V D D IV s sA I 1 DA I 1 2A I 2 1A I 2 2A I 2 3A I 2 4A I 2 DA I 1 1A O U TX I A L OX I A L II D 7 ~ I D 0I D QI G P VI G P HR T S 1R T S 0I T R II C L KL L C 2S D AS C LC C D攝像頭復位信號輸入V C C 3 . 3 V數(shù) 字 電源V C C 3 . 3 V模 擬 電源至 雙 口R A M至 D S PG N D至D S P和F P G AA G N D2 4 . 5 7 6 M3 0 P3 0 P4 7 n F4 7 n F4 7 n F4 7 n F4 7 n F4 7 n F1 0 P 4 7 n F1 8 R5 6 R3 3 R3 3 R3 3 R3 3 R3 3 R3 3 R3 3 R3 3 R 圖 31 采集解碼電路 Acquisition and decoding circuit I2C控制電路 TMS320VC5501 中的 I2C 模塊時鐘頻率為 7MHz ~12MHz，支持任何主從 I2C 兼容設(shè)XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 12 備。 SAA7115的管腳說明如下圖所示： 表 31 SAA7115 管腳功能特性 Table 31 SAA7115 Pin function property SAA7115[6]的模擬與數(shù)字部分均采用 +3. 3V 電源，數(shù)字 I/0 接口可兼容 +5V,正常工作 功能塊 名稱 說明 I2C SCL I2C 總線時鐘信號（輸入） SDA I2C 總線數(shù)據(jù)線 CLK XTAL0 有源晶振（ ）輸出端 XTAL1 有源晶振（ ）輸入端 RESET RESET/CE 復位信號輸入（低電平有效） 模擬輸入通道 ADCs AI11~AI12 模擬通道 1 信號輸入 12 AI1D~AI2D 模擬通道 1,2 的 ADC 微分輸入（懸空） AI21~AI24 模擬通道 2，信號輸入 1~4 AOUT 懸空，模擬測試輸出 RT 端口 RTS1~ RTS0 實時狀態(tài)或同步信號輸出 RTC0 實時控制輸出 LLC/LLC2 線鎖定時鐘輸出 (27MHz)/2 分頻時鐘 圖像端口 IPD0~ IPD7 8 位圖像數(shù)據(jù)輸出口 IDQ 圖像端口數(shù)據(jù)限定 IGPH 多目標場參考信號 (場同步信號 ) IGPV 多目標行參考信號 (行同步信號 ) ICLK 圖像端口主時鐘輸出 ITRI 圖像端口輸出控制信號 (影響 ICLK，軟件控制 ) ITRDY 圖像端口目標準輸入 IGP0~ IGP1 通用目的輸出 XX 大學畢業(yè)設(shè)計（論文） 11 時功耗 0. 4W，空閑時為 0. 07W。該攝像機是可用于平面的 /傾斜的 /可變焦控制的 DSP 彩色攝像機，并具有高級的 DSP 圖像失真控制功能。這里的 “ 位 ” 就是 2 的平方次數(shù)， 8 位就是 2 的 8 次方等于 256，即表示色彩等級為 256 級。圖像的位 深度或分辨率是用來衡量每個像數(shù)存儲信息的位數(shù)，這種分辨率決定可以標記為多少種色彩等級的可能性。 圖像分辨率指圖像中存儲的信息量。它們的分量使用 Y， CR 和CB來表示，與 RGB 空間的轉(zhuǎn)換矩陣如下 : ??????????????????????????????????????????????1281280BGRCCYBR (32) 3）圖像處理的技術(shù)指標 在設(shè)計系統(tǒng)之前，我們需要給系統(tǒng)所能達到的預期的技術(shù)指標，也就是設(shè)計者的設(shè)計目標。在該編碼方案中，亮度信號與色度信號的采樣比率為 4： 2： 2，這是因為人眼對色度信號的變化沒有對亮度信號的變化來得敏感。 YUV 格式與 YIQ格式類似，差別僅在于空間上多 一個 330 度的旋轉(zhuǎn)。彩色空間有多種不同的表示形式，常用的有三基色模型（ RGB）：紅、綠、藍； Hsl 模型：色調(diào)、飽和度、亮度。 彩色圖像是多光譜圖 像的一種特殊情況，對應于人類視覺的三基色即紅、綠、藍三個波段，是對人眼的光譜量化性質(zhì)的近似?；叶葓D像的像素值是光強，即二維空間變量的函數(shù) f（ x， y）。數(shù)字圖像具有處理精度高，再現(xiàn)性好，易于控制處理效果，圖像處理技術(shù)綜合性強等優(yōu)點，但同時數(shù)字圖像數(shù)據(jù)量龐大，需要圖像處理設(shè)備具有足夠的處理能力和存儲傳輸能力。 數(shù)字圖像基礎(chǔ)知識 圖像處理的方法有模擬和數(shù)字式兩種。數(shù)字 圖像處理的早期應用是對宇宙飛船發(fā)回的圖像所進行的各種處理。 XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 8 3 圖像采集電路設(shè)計 圖像是一種信息，數(shù)字圖像處理是指利用計算機或其他數(shù)字設(shè)備對圖像信息進行各種加工和處理。靜態(tài)雙口 RAM 用于存儲圖像數(shù)據(jù)的，圖像數(shù)據(jù)的讀寫控制時序通過 DSP 來實現(xiàn)， SDRAM與 DSP 進行數(shù)據(jù)流交換。經(jīng)過 DSP處理后輸出 8 bit 的數(shù)字視頻信號以及像素時 鐘信號 (PCLK)、場同步 (CS)、行同步 (HS)，一起送 FPGA 產(chǎn)生視頻信號的時序邏輯 ， 然后送視頻 D/A 處理器 (SAA7105H )， 最后通過 VGAXX 大學畢業(yè)設(shè)計（論文） 7 視頻接口輸出。 系統(tǒng)工作流程 系統(tǒng)工作的時候，經(jīng)過 CCD[5]圖像傳感器采集復合視頻信號，經(jīng)過視頻 A/D 處理器(SAA7115)轉(zhuǎn)換成 8 bit 的數(shù)字信號，通過 DMA 方式存放在雙口 RAM 中，該處理器同時還輸出像素時鐘信號 (PCLK)，場同步 (CS)、行同步 (HS)、奇偶場 (OE)、復合消隱信號(BLANK)。攝像頭電源由原裝廠家的變壓器供電。 FPGA 電源（ bank 電壓 3. 3V，內(nèi)核電壓 ，輔助電壓 ）采用 TI 公司專門為Xilinx 公司 Spartan3E 系列提供的集成三路電源管理 IC： TPS75003。 4）電源電路和復位電路 電源電路：包括 DSP 電源， FPGA 電源，其他 IC 電源（均采用 3. 3VIC），攝像頭電源。 3） FPGA 時序邏輯功能及圖像編碼和 VGA 輸出 模塊 本硬件模塊的 FPGA 芯片選用 Xilinx 公司的 Spartan3E 系列 FPGA 芯片 XC3S100E4TQ144C。 2） DSP 數(shù)據(jù)處理功能模塊 本模塊電路是硬件系 統(tǒng)的核心， DSP 采用 TI 公司的 TMS320VC5501?；谝陨系目紤]，我們設(shè)計了一種純硬件電路的圖像采集、存放，通過 DSP 實時處理，再由 FPGA 產(chǎn)生時序邏輯恢復出原始圖像，通過 VGA 視頻圖像接口送 CRT(陰極射線顯像管 )顯示。 2） 本課題研究的重點： a. 整個圖像 處理 的硬件系統(tǒng)設(shè)計； b. 系統(tǒng)的軟件總體設(shè)計 XX 大學畢業(yè)設(shè)計（論文） 5 2 系統(tǒng)總體設(shè)計方案 系統(tǒng)硬件原理框圖設(shè)計 隨著圖像處理和視頻技術(shù)被越來越多的研究人員關(guān)注，各種功能不同的處理系統(tǒng)陸續(xù)被設(shè)計人員開發(fā)出來。 課題研究的主要內(nèi)容及重點 本課題研究的重點是以 DSP 和 FPGA 為核心，開發(fā)出適合計算機視覺系統(tǒng)采集， 傳輸，處理及顯示的硬件設(shè)計系統(tǒng)，并采用簡單的算法驗證硬件平臺的合理性，實時性以及通用性。另外，可以在可編程邏輯器件上構(gòu)建片上可編程系統(tǒng) (SOPC),利用 SOPC可以方便的擴展片外 SDRAM、 FLASH、 DDR[4]等外設(shè)，并且可以使用 IO、定時器、中斷、UART， DMA 等功能?？梢詫⑦m當?shù)臄?shù)據(jù)放入查找表中，可以通過讀取查找表中的數(shù)據(jù)實現(xiàn)輸入的邏輯操作；數(shù)據(jù)觸發(fā)器可以存儲數(shù)據(jù)，例如有限狀態(tài)機的狀態(tài)等信息；多路復用器可以通過選擇不同的輸入信號的組合，將查找表和數(shù)據(jù)觸發(fā)器用可編程的布線資源連接起來，實現(xiàn)不同的組合邏輯電路和時序邏輯電路。在程序里或者 BIOS 里設(shè) 置了相應的 EDMA 通道后， DSP 可以在不被中斷當前操作的情況下，處理大量數(shù)據(jù)的搬移操作，所有的數(shù)據(jù)搬移操作不需要 CPU 的干預便可以完成。 DSP 實現(xiàn)了與目前流行 SDRAM、 FIFO、 FLASH 等高速大容量存儲器的無縫連接，有些 DSP 甚至實現(xiàn)了與 DDR、 DDR2 和 DDR3 的無縫連接，既滿足了高容量存儲器的要求也實現(xiàn)了高速存儲數(shù)據(jù)的要求。根據(jù)不同算法驗證的不同要求提供合適的驗證環(huán)境，算法驗證可以選擇將圖像采集后通過 UART 接口送往主機進行，也可以在圖像采集與處理平臺中用 DSP 驗證，或者選擇在平臺的 FPGA 里用硬件描述語言進行算法驗證，然后通過 VGA[3]接口恢復出高質(zhì)量的視頻圖像。所以基于 DSP和 FPGA 的圖像處理系統(tǒng)實時處理圖像數(shù)據(jù)的研究迫在眉睫。 可見基于 DSP 和 FPGA 的圖像處理系統(tǒng)的具有較強的靈活性，具有較高的算法效率，適合于視頻圖像處理。所以在圖像處理系統(tǒng)中采用 DSP (數(shù)字信號處理器 )可實現(xiàn)數(shù)字圖像處理復雜算法。 DSP 芯片具有非常多的片內(nèi)資源，大容量的片內(nèi) RAM 作為數(shù)據(jù)和程序高速緩存，內(nèi)部具有高達 64 位的數(shù)據(jù)總線 ， 使系統(tǒng)具有很高帶寬以及其他片內(nèi)資源 。在人類的各種感知器官中，視覺是人 類最高級的感知器官，所以圖像技術(shù) (包括圖像的釆集、處理、顯示 )的研究對于我們認識和改造自然界是非常重要的，而且隨著科學技術(shù)的發(fā)展和社會知識的膨脹，圖像技術(shù)的研宄得到了快速的發(fā)展。圖像技術(shù)已經(jīng)大量應用于我們的日常生活、工業(yè)、農(nóng)業(yè)、軍事等各個領(lǐng)域，然而圖像技術(shù)要求實時處理大量數(shù)據(jù)，普通計算機不能滿足要求，因此研究實時處理圖像的系統(tǒng)迫在眉睫。本論文介紹了以 TI 高性能 DSP 為核心處理器的視頻實時 圖像處理系統(tǒng)的設(shè)計原理與組成，并基于 DSP+FPGA[2]架構(gòu)實現(xiàn)了該視頻圖像處理系統(tǒng)。由于基于DSP 和 FPGA 的圖像處理系統(tǒng)采用了高速處理器 DSP 和 FPGA， 摒棄了其他系統(tǒng)的處理數(shù)據(jù)不實時、算法效率低、通用性差、開發(fā)周期長等缺點，運算能力在不斷增強，運算速度越來越快，成本也在不斷降低 ，所以 DSP 和 FPGA 的技術(shù)近年來發(fā)展很