【正文】 A/CPLD和高效的設(shè)計(jì)軟件 ,用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能 ,而且由于管腳定義的靈活性 ,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度 ,同時(shí) ,這種基于 可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性。通過畢業(yè)設(shè)計(jì)課題還可進(jìn)一步懂得模擬檢測(cè)、可編程器件的結(jié)構(gòu)、功能特點(diǎn)，對(duì)其測(cè)試方法有進(jìn)一步的認(rèn)識(shí)，對(duì)使用可用編程器件設(shè)計(jì)的思路和其使用方法有更深刻的理解。以前簡(jiǎn)單廉價(jià)的測(cè)試方法多采用直接測(cè)量或者間接測(cè)量 ,如果采用前者傳統(tǒng)模擬器件系統(tǒng)測(cè)量，雖然系統(tǒng)成本較低，但是檢測(cè)參數(shù)的精度不高，只能用作初步測(cè)量或者實(shí)驗(yàn)教學(xué)；后者檢測(cè)精度比較高 ,但是使用這檢測(cè)方式，測(cè)試系統(tǒng)都需要自己搭建 ,而且需要針對(duì)不同的參數(shù)改變電路。我們這次研究設(shè)計(jì)的 “基于 FPGA 的模擬信號(hào)檢測(cè)處理系統(tǒng) ”就是運(yùn)用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)能檢測(cè)模擬信號(hào)并且做簡(jiǎn)單數(shù)據(jù)處理最后 數(shù)碼顯示的系統(tǒng)。 基于芯片的設(shè)計(jì)方法 利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。另外，在進(jìn)行數(shù)據(jù)比較時(shí)上升沿和下降沿都會(huì)有毛刺出 現(xiàn)，所以在 CPLD 的輸入管腳出添加了消抖動(dòng)模塊。 注：以上各步驟都在 MAX+PLUSⅡ 環(huán)境下實(shí)現(xiàn)。除常見的 ABEL_HDL、 Verilog_HDL、 VHDL 等之外 ,其余絕大多數(shù)是各公司的專有產(chǎn)品。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA的分類 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。 按編程特性分類 根 據(jù)采用的開關(guān)元件的不同， FPGA可分為一次編程型和可重復(fù)編程型兩類。 可編程邏輯塊 (CLB) CLB是 FPGA的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元。 選擇 FPGA芯片 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC制造廠家涉足 CPLD/FPGA領(lǐng)域 .目前世界上有幾十家生產(chǎn) CPLD/FPGA的公司，這里介紹下 Altera. Xilinx和 Actel公司產(chǎn)品的特征。 Altera公司預(yù)計(jì)該系列器件可用于 66MHZ的工作頻率，密度范圍為 3萬～ 25萬門，能 夠用于 66MHZ的 PCI和通信應(yīng)用。 SXA（ ）和 SX () FPGA系列可以提供 12,000到 108,000個(gè)可用門； 64bit， 66MHZ的 PCI；330MHZ的內(nèi)部時(shí)鐘頻率， 4ns的時(shí)鐘延遲，它的輸入設(shè)置時(shí)間小于 ，不需要逐步鎖定的循環(huán)指令；可提供 ， 5v的電壓。 課題主要研究?jī)?nèi)容和工作概述 前面已經(jīng)說明了本課題研究的系統(tǒng)的優(yōu)點(diǎn)。模擬信號(hào)檢測(cè)處理系統(tǒng) 設(shè)計(jì)框圖如圖 所示。 （ 2）控制測(cè)試電路采鎖存檢測(cè)結(jié)果，進(jìn)行數(shù)據(jù)處理。 模數(shù)轉(zhuǎn)換的原理是數(shù)模轉(zhuǎn)換原理的逆過程，所以模數(shù)轉(zhuǎn)換器是將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的系統(tǒng)，是一個(gè)濾波、采樣保持和編碼的過程。 模數(shù)轉(zhuǎn)換器最重要的參數(shù)是轉(zhuǎn)換的精度，通常用輸出的數(shù)字信號(hào)的位數(shù)的多少表示。當(dāng)調(diào)節(jié)可變電阻器時(shí)，可以得到 0～ 5V 左右的模擬電壓被測(cè)值，這個(gè)值被接入另一個(gè)作為比較器的運(yùn)放的反 相輸入端 TESTIN；而 D\A 轉(zhuǎn)換放大的 0～ 的電壓量被接入運(yùn)放的同相輸入端，這時(shí)，運(yùn)放就作為一個(gè)電壓比較器對(duì)兩個(gè)模擬信號(hào)進(jìn)行比較，并把比較結(jié)果反饋到 CPLD 的輸入管腳 jmp。 要求輸入電阻高，差模放大倍數(shù)高，抑制零點(diǎn)漂移和共模干擾信號(hào)的能力強(qiáng)。 偏置電路 ： 為各級(jí)放大電路提供穩(wěn)定和合適的偏置電流，決定各級(jí)的靜態(tài)工作點(diǎn)，一般由恒流源電路構(gòu)成。 本次設(shè)計(jì)中使用的芯片 LM358 內(nèi)部包括有兩個(gè)獨(dú)立的、高增益、內(nèi)部頻率補(bǔ)償?shù)碾p運(yùn)算放大器，適合于電源電壓范圍很寬的單電源使用，也適用于雙電源工作模式?！?177。 七段數(shù)碼管 顯示 顯示模塊可以讓測(cè)量的數(shù)據(jù)直觀的顯示出來，方便數(shù)據(jù)的讀取記錄和對(duì)測(cè)試系統(tǒng)狀態(tài)的監(jiān)控。所以我們當(dāng)然選擇更方便實(shí)用而且廉價(jià)的方案二。如果把 7 段數(shù)碼管的每一段都等效成發(fā)光二極管的正負(fù)兩個(gè)極，那共陰就是把 abcdefg 這 7 個(gè)發(fā)光二極管的負(fù)極連接在一起并接地；它們的 7 個(gè)正極接到 7 段譯碼驅(qū)動(dòng)電路 74LS48 的相對(duì)應(yīng)的驅(qū)動(dòng)端上（也是abcdefg）。對(duì)于大功率 7 段數(shù)碼管可根據(jù)實(shí)際情況來選取限流電阻及電阻的瓦數(shù)。當(dāng) LT()=0時(shí)，無論輸入 A3 ， A2 ， A1 ， A0為何種狀態(tài)，譯碼器輸出均為低電平，若驅(qū)動(dòng)的數(shù)碼管正常，是顯示 8。 外圍輔助電路 因?yàn)楸驹O(shè)計(jì)最后要完成硬件下載，所以除了大部分的軟件編程和基礎(chǔ)電路外，還包括 +5V信號(hào)源、運(yùn)放電壓比較器和可調(diào)電阻模擬電路等模擬和數(shù)字電路組成。其頂層原理圖如圖 所示 ： 圖 八位二進(jìn)制循環(huán)加法計(jì)數(shù)器 程序清單如下所示： LIBRARY IEEE。EVENT AND CLK=39。即就表示DAC0832輸出的電壓值與可變電阻器送出的電壓相同。 BEGIN IF CHA39。 數(shù)據(jù)鎖存仿真時(shí)序圖如下圖 ： 圖 數(shù)據(jù)鎖存模塊仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 23 數(shù)據(jù)處理模塊 本次設(shè) 計(jì)中會(huì)有兩個(gè)模塊為數(shù)據(jù)處理模塊，如圖 。 BEGIN TMP:=DIN*500。 DIN:IN STD_LOGIC_VECTOR(8 DOWNTO 0)。 THEN IF CNTDIN THEN CNT:=CNT+1。 ELSE Q2=A2。 END IF。 積分法：用一個(gè)增減計(jì)數(shù)器，當(dāng)輸入信號(hào)為 “1”時(shí)計(jì)數(shù)器遞增計(jì)數(shù)直到計(jì)數(shù)器全 “1”停止計(jì)數(shù)、否則計(jì)數(shù)器遞減計(jì)數(shù)直到全 “0”停止計(jì) 數(shù)。 ENTITY DDD IS PORT(CLK,A:IN STD_LOGIC。 END PROCESS。 ENTITY SEL IS PORT(CLK:IN STD_LOGIC。END IF。 CH:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIAN=39。 END CASE。 END DISP。由于最后 7 段數(shù)碼顯示采用習(xí)慣的十進(jìn)制，所以在芯片內(nèi)部完成對(duì) DA[7..0]的所存值進(jìn)行數(shù)值的轉(zhuǎn)換，并進(jìn)行十進(jìn)制數(shù)的數(shù)顯。 為期一個(gè)學(xué)期的 畢業(yè)設(shè)計(jì) 很快就結(jié)束了，在這緊張而充實(shí)的幾個(gè)月里我感受頗多。 在畢業(yè)設(shè)計(jì)的過程中我們學(xué)習(xí)和熟悉了當(dāng)今先進(jìn)電子器件的應(yīng)用、各類電路的設(shè)計(jì)方法和最新的電路設(shè)計(jì)手段如計(jì)算機(jī)輔助設(shè)計(jì)及計(jì)算機(jī)電路仿真，開闊了我們的視野，從而強(qiáng)化了我們的工程概念。這次畢業(yè)設(shè)計(jì)就給了我們一個(gè)理論和實(shí)際相結(jié)合的應(yīng)用機(jī)會(huì)。 （ 2）系統(tǒng)完全依靠于數(shù)字化的測(cè)量，整個(gè)系統(tǒng)精簡(jiǎn)，不但能達(dá)到所要求的技術(shù)指標(biāo)，而且具有靈活的現(xiàn) 場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)。 END DISP_ARC。該模塊就是運(yùn)用此原理設(shè)計(jì)，其頂層原理圖如下 所示： 圖 七段數(shù)碼顯示模塊頂層圖 程序清單如下所示： LIBRARY IEEE。139。 ARCHITECTURE CH_ARC OF CHA IS BEGIN PROCESS(CH,A2,A1,A0) BEGIN CASE CH IS WHEN 00=Q=A0。 片選模塊仿真時(shí)序如圖 所示： 圖 片選信號(hào)模塊仿真圖 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊 模塊 CHA 的功能是對(duì)應(yīng)數(shù)碼管的片選信號(hào)送出相應(yīng)的數(shù)據(jù)，同時(shí)控制哪一位的小數(shù)點(diǎn)點(diǎn)亮。 BEGIN IF CLK39。并且輸出為控制數(shù)碼管工作的四個(gè)輸入信號(hào)，即 Q Q Q1 和 Q0。EVENT AND CLK=39。當(dāng)然也可以二者結(jié)合，前端用幾個(gè)比特的移位寄存器實(shí)現(xiàn)比較，比較結(jié)果作為計(jì)數(shù)使能來控制接下來的增減計(jì)數(shù)器的計(jì)數(shù)。但對(duì)于開關(guān)或按鍵抖動(dòng)等較大的干擾，我們可以采用延時(shí)比較法或積分法，或者二者并用。 A2:=0000。 ELSE 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 25 A1:=0000。 VARIABLE A2,A1,A0:STD_LOGIC_VECTOR(3 DOWNTO 0)。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 24 二進(jìn)制轉(zhuǎn)三位十進(jìn)制數(shù)頂層原理圖： 圖 二進(jìn)制轉(zhuǎn)三位十進(jìn)制頂層圖 程序清單如下所示： LIBRARY IEEE。 ENTITY EEE IS PORT(DIN: IN INTEGER RANGE 0 TO 255。 END IF。 CHA: IN STD_LOGIC。 DATA=CNT。 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。具體由 8位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、消抖動(dòng)模塊、進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊等 8個(gè)不同功能系統(tǒng)。 (3)RBI()：滅零輸入，它是為使不希望顯示的 0熄滅而設(shè)定的。譯碼器輸出與輸入代碼有唯一的對(duì)應(yīng)關(guān)系。無論共陰共陽 7 段顯示電路，都需要加限流電阻，否則通電后就把 7 段譯碼管燒壞了。需要設(shè)置 7 個(gè)輸出端 :即 Q0、 Q Q Q Q Q5 和 Q6 ,它們分別連接 7 段數(shù)碼管的 7個(gè)顯示輸入端。 方案二：采用 LED 數(shù)碼管。 低輸入失調(diào)電壓和失調(diào)電流 內(nèi)部頻率補(bǔ)償 要求它愈大愈好。還擔(dān)負(fù)將雙端輸入轉(zhuǎn)換為單端輸出的作用。從這一角度來看，可以將比較器當(dāng)作 一個(gè) 1位模 /數(shù)轉(zhuǎn)換器 (ADC)。當(dāng)要求多個(gè)模擬量同時(shí)輸出時(shí)，可采用雙重緩沖方式，可根據(jù)需要系統(tǒng)處理的就一組數(shù)據(jù) D7～ D0，所以就采用單緩沖工作方式：一個(gè)寄存器工作于直通狀態(tài)，另一個(gè)工作于受控鎖存器狀態(tài)。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)，比較常見的參考標(biāo)準(zhǔn)為最大的可轉(zhuǎn)換信號(hào)大小。 實(shí)現(xiàn)該功能的電路或器件稱為數(shù)模轉(zhuǎn)換電路，通常稱為 D/A 轉(zhuǎn)換器或 DAC(Digital Analog Converter)。 （ 4）完成外圍硬件系統(tǒng)設(shè)計(jì)與制作。 （ 3）要把電壓值用數(shù)碼管顯示出來，還需要對(duì)數(shù)據(jù)進(jìn)行處理。 FPGA的設(shè)計(jì)流程如圖 ： 設(shè) 計(jì) 輸 入設(shè) 計(jì) 驗(yàn) 證（ 時(shí) 序 及 內(nèi) 電 路 模 擬 ）設(shè) 計(jì) 實(shí) 現(xiàn)（ 分 割 ， 布 局 ， 布 線 ）F P G A用 戶原 理 圖 入 口文 本 入 口功 能 模 擬逆 向 注 釋 圖 FPGA設(shè)計(jì)流程圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 9 為了方便設(shè)計(jì)， FPGA開發(fā)系統(tǒng)提供了豐富的單元庫和宏單元庫，例如 :基本邏輯單元庫、 74系列宏單元庫、 CMOs宏單元庫等，并且還提供了基本器件系列中沒有的單元，如 64位全加器等。 另一方面，隨著現(xiàn)場(chǎng)可編程邏輯器件越來越高的集成度，加上對(duì)不斷出現(xiàn)的 I/O標(biāo)準(zhǔn)、嵌入功能、高級(jí)時(shí)鐘管理的支持 ，使得設(shè)計(jì)人員開始利用現(xiàn)場(chǎng)可編程邏輯器件來進(jìn)行系統(tǒng)級(jí)的片上設(shè)計(jì)。 Altera公司針對(duì)通信市場(chǎng)推出的新型低成本器件 ACEX系列（以前的名稱是 ACE）。 CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類似于 ROM. 輸入 /輸出模塊 (IOB) IOB提供了器件引腳和內(nèi)部邏輯功能陣列之間的連接。其突出優(yōu)點(diǎn)就是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。 按互連結(jié)構(gòu)分類 根據(jù) FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。 FPGA 的編程無須專用的FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。因 VHDL 這種與硬件電路和器件系列 (CPLD/FPGA)的極小相關(guān)性以及其簡(jiǎn)潔明確的語言結(jié)構(gòu)和便于修改和共享等特點(diǎn)，使得 VHDL 在電子設(shè)計(jì)和 EDA 領(lǐng)域具有更好的通用性和更寬廣的適用面?？傊?，今后在 研究工程中要運(yùn)用合理的技術(shù)，用最簡(jiǎn)單的方法實(shí)現(xiàn)設(shè)計(jì)所需要的功能。 設(shè)計(jì)編譯： 將電路設(shè)計(jì)文件轉(zhuǎn)換成可燒寫用的輸出文件，所有寫出的程序都必須經(jīng)過編譯后才可以進(jìn)行時(shí)序分析、仿真與燒寫。傳統(tǒng)的 “固定功能 集成塊＋連線 ”的設(shè)計(jì)方法正逐步推出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正在成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。通過由器件搭成的電路板 ,由電路板搭成電子系統(tǒng)。用大規(guī)模 集成件芯片設(shè)計(jì)的系統(tǒng)體積小，質(zhì)量輕、功耗低，可靠性高，系統(tǒng)成本低。特別是它在檢測(cè)技術(shù)中的應(yīng)用，使電子測(cè)量技術(shù)進(jìn)入了高靈敏度時(shí)代。使其運(yùn)作成本降低，攜帶十分方便。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成電路系統(tǒng)到廣泛地應(yīng)用單片機(jī) ,直至今天 FPGA/CPLD 在系統(tǒng)設(shè)計(jì)中的應(yīng)用 ,電子設(shè)計(jì)技術(shù)