【文章內(nèi)容簡(jiǎn)介】 FPGA開發(fā)系統(tǒng)實(shí)現(xiàn)。用戶無(wú)需了解 FPGA，的內(nèi)部構(gòu)造和工作原理，只要在 計(jì)算機(jī)上輸入電路原理圖或硬件描述語(yǔ)言， FPGA開發(fā)系統(tǒng)就能自動(dòng)進(jìn)行模擬、驗(yàn)證、分割、布局和布線，最后實(shí)現(xiàn) FPGA的內(nèi)部配置。 FPGA的設(shè)計(jì)流程如圖 ： 設(shè) 計(jì) 輸 入設(shè) 計(jì) 驗(yàn) 證（ 時(shí) 序 及 內(nèi) 電 路 模 擬 ）設(shè) 計(jì) 實(shí) 現(xiàn)（ 分 割 ， 布 局 ， 布 線 ）F P G A用 戶原 理 圖 入 口文 本 入 口功 能 模 擬逆 向 注 釋 圖 FPGA設(shè)計(jì)流程圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 9 為了方便設(shè)計(jì)， FPGA開發(fā)系統(tǒng)提供了豐富的單元庫(kù)和宏單元庫(kù)，例如 :基本邏輯單元庫(kù)、 74系列宏單元庫(kù)、 CMOs宏單元庫(kù)等，并且還提供了基本器件系列中沒有的單元，如 64位全加器等。用戶可以任意選用任何庫(kù)中的任意單元去實(shí)現(xiàn)所需的邏輯功能。由于FPGA是一種大規(guī)模集成電路，集成度高，容量大，它可以將許多邏輯單元連結(jié)起來(lái)，在一 片 FPGA上實(shí)現(xiàn)復(fù)雜的邏輯功能，用一個(gè)單芯片實(shí)現(xiàn)一個(gè)系統(tǒng)。 通過以上的介紹可以看出， FPGA借助軟件開發(fā)系統(tǒng)，實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化，無(wú)需選購(gòu)器件，無(wú)需組裝系統(tǒng)，自動(dòng)模擬代替了復(fù)雜的調(diào)試，全部操作都在計(jì)算機(jī)上進(jìn)行，以一塊芯片實(shí)現(xiàn)一個(gè)系統(tǒng)，它的設(shè)計(jì)簡(jiǎn)單，開發(fā)周期短，設(shè)計(jì)可靠性高。 課題主要研究?jī)?nèi)容和工作概述 前面已經(jīng)說明了本課題研究的系統(tǒng)的優(yōu)點(diǎn)。本課題所研究設(shè)計(jì)的模擬信號(hào)檢測(cè)處理系統(tǒng)是利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)能測(cè)試通用型模擬信號(hào)并做簡(jiǎn)單處理的測(cè)量系統(tǒng)， 這個(gè)系統(tǒng)可以完成以下功能： （ 1）基于 CPLD 的 8 位二進(jìn)制循環(huán)加法計(jì)數(shù)值 D0～ D7，它們與數(shù)模（ D/A）轉(zhuǎn)換芯片 DAC0832 的數(shù)據(jù)端相連，使其 0～ 5V 的斜坡電壓。 （ 2）可變電阻器模擬 0～ 5V 的模擬量輸入值，這個(gè)值被接入另一個(gè)運(yùn)放的反向輸入端。而 D/A 轉(zhuǎn)換的 0～ 5V 的電壓量被接入運(yùn)放的同向輸入端，比較器運(yùn)放的輸出端接 CPLD 的輸入管腳。 （ 3）要把電壓值用數(shù)碼管顯示出來(lái)，還需要對(duì)數(shù)據(jù)進(jìn)行處理。 整個(gè)設(shè)計(jì)期間要求完成如下任務(wù)：確定總體設(shè)計(jì)方案； CPLD 開發(fā)技術(shù)與 VHDL 設(shè)計(jì)編程概述；用 VHDL 語(yǔ)言完成以上參 數(shù)測(cè)量并顯示的各種算法程序設(shè)計(jì)；輔助電路設(shè)計(jì)；完成外圍硬件系統(tǒng)設(shè)計(jì)與制作；各單元模塊的設(shè)計(jì)與仿真；聯(lián)機(jī)統(tǒng)調(diào)，完成硬件下載調(diào)試。 在課題設(shè)計(jì)包括了硬件和軟件方面的設(shè)計(jì)，設(shè)計(jì)實(shí)現(xiàn)過程中主要用到的儀器有 EDA實(shí)驗(yàn)箱、電腦等相應(yīng)的開發(fā)設(shè)備和 MAX+plusⅡ 等相應(yīng)的開發(fā)仿真軟件。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 10 第 2 章 系統(tǒng)硬件電路設(shè)計(jì) 設(shè)計(jì)任務(wù)和要求 設(shè)計(jì)任務(wù) 本課題要求利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)能測(cè)試通用型模擬信號(hào)的基本參數(shù)的測(cè)量系統(tǒng)。模擬信號(hào)檢測(cè)處理系統(tǒng) 設(shè)計(jì)框圖如圖 所示。 圖 模擬信號(hào)檢測(cè)處理系統(tǒng)原理框圖 設(shè)計(jì)要求 （ 1）課題設(shè)計(jì)任務(wù)要求設(shè)計(jì)的系統(tǒng)可以測(cè)量模擬電壓值。 （ 2）測(cè)量數(shù)據(jù)通過顯示設(shè)備顯示。 （ 3）完成 CPLD 開發(fā)技術(shù)與 VHDL 設(shè)計(jì)編程概述；用 VHDL 完成以上電壓值檢測(cè)并顯示的各種算法程序設(shè)計(jì)。 （ 4）完成外圍硬件系統(tǒng)設(shè)計(jì)與制作。 8 位二進(jìn)制循環(huán)加法計(jì)數(shù)器 數(shù)據(jù)鎖存單元時(shí)鐘控制信號(hào)包括 c lk y 、 c lk 、c h a進(jìn)制轉(zhuǎn)換（二轉(zhuǎn)十）數(shù)據(jù)處理單元片選模塊數(shù)模轉(zhuǎn)換芯片 D A C 0 8 3 2消抖動(dòng)模塊小數(shù)點(diǎn)控制單元 七段譯碼顯示模塊D O U T [8 . . 0 ]Q [ 1 . . 0 ]D A T A [7 . . 0 ]clkyc lkc lkchaQ運(yùn)放基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 11 硬件功能模塊電路 主控芯片部分 根據(jù)課題的要求，控制單元主要用于對(duì)電路采集轉(zhuǎn)換后的測(cè)量結(jié)果進(jìn)行運(yùn)算，處理并控制顯示器顯示輸出。因 為課題任務(wù)對(duì)主控制單元的芯片作了要求，由此我們?cè)趯?duì)主控單元芯片的選擇上沒有什么大的異議，根據(jù)實(shí)際條件選擇 了 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主控單元芯片。 圖 EPF30TC1443芯片示意圖 本設(shè)計(jì)采用 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主 控制器，如上圖 ，主要完成以下操作： （ 1）控制電路切換，構(gòu)成各參數(shù)檢測(cè)所要求的環(huán)路。 （ 2）控制測(cè)試電路采鎖存檢測(cè)結(jié)果，進(jìn)行數(shù)據(jù)處理。 （ 3）控制顯示器 ，顯示并輸出測(cè)檢測(cè)結(jié)果。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 12 數(shù)模 /模數(shù)轉(zhuǎn)換 數(shù)模轉(zhuǎn)換器是將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的系統(tǒng)，一般用低通濾波即可以實(shí)現(xiàn)。數(shù)字信號(hào)先進(jìn)行解碼，即把數(shù)字碼轉(zhuǎn)換成與之對(duì)應(yīng)的電平，形成階梯狀信號(hào)，然后進(jìn)行低通濾波。 實(shí)現(xiàn)該功能的電路或器件稱為數(shù)模轉(zhuǎn)換電路，通常稱為 D/A 轉(zhuǎn)換器或 DAC(Digital Analog Converter)。我們知道數(shù)分可為有權(quán)數(shù)和無(wú)權(quán)數(shù)，所謂有權(quán)數(shù)就是其每一位的數(shù)碼有一個(gè)系數(shù)，如十進(jìn)制數(shù)的 45 中的 4 表示為 410，而 5 為 51，即 4 的系數(shù)為 10，而 5 的系數(shù)為 1，數(shù)模轉(zhuǎn)換從某種意 義上講就是把二進(jìn)制的數(shù)轉(zhuǎn)換為十進(jìn)制的數(shù)。最原始的 DAC 電路由以下幾部分構(gòu)成：參考電壓源、求和運(yùn)算放大器、權(quán)產(chǎn)生電路網(wǎng)絡(luò)、寄存器和時(shí)鐘基準(zhǔn)產(chǎn)生電路，寄存器的作用是將輸入的數(shù)字信號(hào)寄存在其輸出端，當(dāng)其進(jìn)行轉(zhuǎn)換時(shí)輸入的電壓變化不會(huì)引其輸出的不穩(wěn)定。時(shí)鐘基準(zhǔn)產(chǎn)生電路主要對(duì)應(yīng)參考電壓源，它保證輸入數(shù)字信號(hào)的相位特性在轉(zhuǎn)換過程中不會(huì)混亂，時(shí)鐘基準(zhǔn)的抖晃（ jitter)會(huì)制造高頻噪音。 模數(shù)轉(zhuǎn)換的原理是數(shù)模轉(zhuǎn)換原理的逆過程，所以模數(shù)轉(zhuǎn)換器是將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的系統(tǒng)，是一個(gè)濾波、采樣保持和編碼的過程。模擬信號(hào)經(jīng)帶限濾 波，采樣保持電路，變?yōu)殡A梯形狀信號(hào)，然后通過編碼器，使得階梯狀信號(hào)中的各個(gè)電平變?yōu)槎M(jìn)制碼。 通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。由于數(shù)字信號(hào)本身不具有實(shí)際意義，僅僅表示一個(gè)相對(duì)大小。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)，比較常見的參考標(biāo)準(zhǔn)為最大的可轉(zhuǎn)換信號(hào)大小。而輸出的數(shù)字量則表示輸入信號(hào)相對(duì)于參考信號(hào)的大小。 D/A 轉(zhuǎn)換器根據(jù)工作原理基本上可分為二進(jìn)制權(quán)電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換器和 T 型電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換器兩大類。由于 T 型電阻網(wǎng)絡(luò) D/A轉(zhuǎn)換器只要求兩種阻值的電阻，因此最 適合于集成工藝，集成 D/A 轉(zhuǎn)換器普遍采用這種電路結(jié)構(gòu)。 模數(shù)轉(zhuǎn)換器最重要的參數(shù)是轉(zhuǎn)換的精度，通常用輸出的數(shù)字信號(hào)的位數(shù)的多少表示。轉(zhuǎn)換器能夠準(zhǔn)確輸出的數(shù)字信號(hào)的位數(shù)越多，表示轉(zhuǎn)換器能夠分辨輸入信號(hào)的能力越強(qiáng)，轉(zhuǎn)換器的性能也就越好。 本次設(shè)計(jì)中數(shù)模轉(zhuǎn)換要求采用 DAC0832 芯片實(shí)現(xiàn)。 8 位并行、中速 (建立時(shí)間 1us)、電流型。當(dāng)要求多個(gè)模擬量同時(shí)輸出時(shí)，可采用雙重緩沖方式，可根據(jù)需要系統(tǒng)處理的就一組數(shù)據(jù) D7～ D0，所以就采用單緩沖工作方式：一個(gè)寄存器工作于直通狀態(tài)，另一個(gè)工作于受控鎖存器狀態(tài)。此時(shí)只需一次寫操作 ，就開始轉(zhuǎn)換，可以提高 D/A 的數(shù)據(jù)吞吐量。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 13 DAC0832 數(shù)模轉(zhuǎn)換參數(shù)功能簡(jiǎn)介如圖 所示： 圖 DAC0832 內(nèi)部管腳圖 各引腳功能描述如下： Vcc 芯片電源電壓 , +5V～ +15V VREF 參考電壓 , 10V～ +10V RFB 反饋電阻引出端 , 此端可接運(yùn)算放大器輸出端 AGND 模擬信號(hào)地 DGND 數(shù)字信號(hào)地 DI7～ DI0 數(shù)字量輸入信號(hào)（其中： DI0 為最低位， DI7 為最高位） ILE 輸 入鎖存允許信號(hào) , 高電平有效 CS 片選信號(hào) , 低電平有效 WR1 寫信號(hào) 1，低電平有效 ◆ 當(dāng) ILE、 CS、 WR1 同時(shí)有效時(shí) , LE=1，輸入寄存器的輸出隨輸入而變化； WR1 上升沿時(shí)， LE=0，將輸入數(shù)據(jù)鎖存到輸入寄存器 XFER 轉(zhuǎn)移控制信號(hào)，低電平有效 WR2 寫信號(hào) 2，低電平有效 ◆ 當(dāng) XFER、 WR2 同時(shí)有效時(shí) , LE2=1； DAC 寄存器輸出隨輸入而變化； WR LE=0， 將輸入數(shù)據(jù)鎖存到 DAC 寄存器，數(shù)據(jù)進(jìn)入 D/A 轉(zhuǎn)換器，開始 D/A 轉(zhuǎn)換； IOUT1 模擬電流輸出端 1； ◆ 當(dāng)輸入數(shù)字為全 “1”時(shí) , 輸出電流最大；全 “0”時(shí) , 輸出電流為 0； IOUT2 模擬電流輸出端 2； 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 14 DAC0832 時(shí)序圖如下圖 所示： 圖 DAC0832 數(shù)模轉(zhuǎn)換時(shí)序圖 集成運(yùn)放（電壓比較器） 該系統(tǒng)硬體設(shè)計(jì)中運(yùn)用了運(yùn)放電路，我們將采用雙運(yùn)放 LM358。其功能是同相端連接來(lái)自 DAC0832 輸出的控制模擬量，另一反相端就連接可變電阻器的模擬量輸入值。當(dāng)調(diào)節(jié)可變電阻器時(shí)，可以得到 0～ 5V 左右的模擬電壓被測(cè)值，這個(gè)值被接入另一個(gè)作為比較器的運(yùn)放的反 相輸入端 TESTIN；而 D\A 轉(zhuǎn)換放大的 0～ 的電壓量被接入運(yùn)放的同相輸入端，這時(shí)，運(yùn)放就作為一個(gè)電壓比較器對(duì)兩個(gè)模擬信號(hào)進(jìn)行比較，并把比較結(jié)果反饋到 CPLD 的輸入管腳 jmp。 長(zhǎng)期以來(lái)，受運(yùn)算放大器的影響，比較器的應(yīng)用一直沒有得到應(yīng)有的重視。直到目前隨著比較器性能指標(biāo)的改進(jìn)，使其更好地勝任電壓比較這一基本任務(wù)，這一狀況才得到改善，本文主要介紹新型比較器的性能及其典型應(yīng)用。 比較器 的兩路輸入為模擬信號(hào)，輸出則為二進(jìn)制信號(hào)，當(dāng)輸入電壓的差值增大或減小時(shí)，其輸出保持恒定。從這一角度來(lái)看，可以將比較器當(dāng)作 一個(gè) 1位模 /數(shù)轉(zhuǎn)換器 (ADC)。不僅 可用作模擬電路和數(shù)字電路的接口，還可以作波形產(chǎn)生和變換電路等。 注：電壓比較器中的集成運(yùn)放通常工作在非線性區(qū)，其 功能為：比較兩個(gè)電壓的大小 (用輸出電壓的高或低電平，表示兩個(gè)輸入電壓的大小關(guān)系 )及滿足如下關(guān)系： 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 15 UU+ 時(shí) UO=UOL UU+ 時(shí) UO=UOH 下面介紹下常用集成運(yùn)放的結(jié)構(gòu)和功能如圖 所示， 集成運(yùn)算放大器是一種具有很高放大倍數(shù)的多級(jí)直接耦合放大電路，是發(fā)展最早、應(yīng)用最廣泛的一種模擬集成電路。 圖 運(yùn)放結(jié)構(gòu)框圖 各模塊的功能如下： 輸入級(jí) ： 由具有恒流源的差動(dòng)放大器組成，以獲得盡可能低的零點(diǎn)漂移和盡可能高的共模抑制比，還要求輸入電阻要高。 要求輸入電阻高，差模放大倍數(shù)高，抑制零點(diǎn)漂移和共模干擾信號(hào)的能力強(qiáng)。都采用差分放大電路。 中間級(jí) ： 由多級(jí)電壓（共射或共源）放大器組成，為集成運(yùn)放提供電壓增益。為提高電壓放大倍數(shù)，經(jīng)常采用復(fù)合管，以恒流源做集電極負(fù)載。還擔(dān)負(fù)將雙端輸入轉(zhuǎn)換為單端輸出的作用。 要求電壓放大倍數(shù)高。常采用帶恒流源的共發(fā)射極放大電路構(gòu)成。 輸出級(jí) ： 多為互補(bǔ)對(duì)稱射極跟隨器，用于提高集成運(yùn)放 帶負(fù)載的能力，輸出級(jí)往往還設(shè)置有過流保護(hù)電路。 偏置電路 ： 為各級(jí)放大電路提供穩(wěn)定和合適的偏置電流，決定各級(jí)的靜態(tài)工作點(diǎn)，一般由恒流源電路構(gòu)成。 集成運(yùn)放的性能指標(biāo) ： 開環(huán)差模電壓放大倍數(shù) Aod 它是指集成運(yùn)放在無(wú)外加反饋回路的情況下的差模電壓的放大倍數(shù)。 最大輸出電壓 Uopp 它是指一定電壓下，集成運(yùn)放的最大不失真輸出電壓的峰 峰值。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 16 差模輸入電阻 rid 其大小反映了集成運(yùn)放輸入端向差模輸入信號(hào)源索取電流的大小。要求它愈大愈好。 輸出電阻 rO 它的大小反映了集成運(yùn)放在小信號(hào)輸出時(shí)的負(fù)載能力。 共模抑制比 CMRR 它放映了集成運(yùn)放對(duì)共模輸入信號(hào)的抑制能力，其定義同差動(dòng)放大電路。 CMRR 越大越好。 本次設(shè)計(jì)中使用的芯片 LM358 內(nèi)部包括有兩個(gè)獨(dú)立的、高增益、內(nèi)部頻率補(bǔ)償?shù)碾p運(yùn)算放大器，適合于電源電壓范圍很寬的單電源使用，也適用于雙電源工作模式。在推薦的工作條件下，電源電流與電源電壓無(wú)關(guān)。它的使用范圍包括傳感放大器、直流增益模塊和其他所有可用單電源供電的使用運(yùn)算放大器的場(chǎng)合。 LM358 的封裝形式有塑封 8 引線雙列直插式和貼片式， 如圖 所示： 圖 雙運(yùn)放 LM358芯片管腳和內(nèi)部結(jié)構(gòu)圖 特性 (F