【文章內容簡介】 是11110110，11101101，11011011......01111011等7種排列中的一種。因此可以任選160位數據上的某一位置，用7個比較器找出A1的位置，然后根據位置信息利用167:160數據選擇器（控制碼值域:06）使輸入的數據在每個字節(jié)的邊界上對齊。接下來再對160位字節(jié)對齊的數據進行處理，判斷每個字節(jié)的數據是A1還是A2。因為如果某一周期數據是AIA2交界時，前一周期的數據必定全是A1，本周期的數據高位是A低位是A2。這樣可以利用比較得到的A1A2交界的位置和幀對齊情況下AlA2交界的位置的對比來控制312:160選擇器（控制碼值域：019），從而得到正確的重排數據。對這一方法的簡單改進是在字節(jié)對齊的模塊中，將167:160數據選擇器用一個3位的計數器來控制，每次選擇某一通道輸出，而將A1的比較器放在數據選擇器后面。當比較器發(fā)現某一種通道選擇正好是A1對齊的情況時就鎖住通道選擇的計數器。這一改進省去了6個比較器。（3）基于二分查找的幀對齊方案 改進的字節(jié)對齊方法雖然已經能夠適應大部分的應用需要，但是仍有改進的余地。為了進一步提高速度，減少資源消耗，本文提出了一種基于二分查找的幀對齊方法。該方法的核心思想是，將輸入的數據流看成是一個待查找的數組，而幀定位符就是待查找的數據。由于對于排序數組的最快查找方法是二分查找法，故這里將二分查找的思想應用于數字邏輯電路中，得到了優(yōu)化的幀搜索對齊方法。這樣，每次對齊只需經過一個二選一的選擇器，系統由以2為底的N的對數級選擇器構成，雖然總的級數增加了，但電路結構卻變得簡單了。 二分查找法是建立在己排序的數組基礎上，故形成排序的數組是該電路的一個關鍵部分，排序的數組采用一個簡單的并行異或結構來實現。由于在OC192幀結構中，有192個連續(xù)的A1和A2，所以在160位的數據位寬下應該至少有持續(xù)8個周期是同樣的數據，這樣前一個周期的值和后一個周期的值異或的結果必定是全0；而一旦有A2出現的周期到來，異或的結果就不是全0，其中第一個1的位置就代表了A1A2的交界。因為數據位寬是8的整數倍，所以盡管160位的數據中A1不一定是按字節(jié)對準的，但在前后兩個周期相異或的時候，如果兩個周期數據都是A1，則異或的結果必定全是0。（不考慮誤碼的影響）。圖31給出了一種A1不是字節(jié)對準的情況，第二個周期是A1和A2的混合，則異或以后數據就是。00……00_ 11011110_ 11011110……，其中第一個1的位置就代表了A1和A2的交界。第一周期：10110111 10110111 10110111 1……0110111第二周期：10110111 10110001 01000001 0……1000001異或結果：00000000 00000110 11110110 1……1110110圖31 幀定位數據產生基于上述方法，在實現幀同步電路的時候就不必要去比較幀同步字符，而只要在一個起始都是0的數字序列中采用二分查找法找到第一個1的位置。該電路由三部分組成（見圖32）。異或定位模塊用來產生幀定位的數據；二分查找模塊找到并指示AlA2交界處在160位數據中的位置：選擇器模塊選出幀對齊的數據。圖32 二分查找?guī)侥K組成異或定位模塊由一個和數據位寬相等的并行異或門，一個判斷是否為0的比較器以及一個計數器等組成，見圖33。異或門將每個周期和上一個周期的數據進行異或后寄存，比較器判斷異或結果是否全為0，當為。時計數器開始計數。如果連續(xù)8個周期都是0，當下一個不是0的數據到來時寄存器將該異或結果鎖存。圖33 異或定位模塊二分查找模塊查找A1A2交界處的位置，并輸出指示其位置信息的二進制編碼。觀察異或結果不全為0的部分，發(fā)現沒有超過兩位全0的組合，故每次查找所用比較器只需兩位（實際用或門實現，見圖34）。第一步判斷鎖存的異或結果中間79和80位是否全0，如果不是，表示要找的AlA2交界處在15880位間，否則就在780位間，因此第一級MUX根據比較結果選擇79位作為下一級的數據，同時產生通道選擇的第一位信號。依此類推，最后6位控制信號全部產生。圖34二分查找模塊原理圖選擇器根據二分查找模塊輸出的二進制編碼進行選擇。每一級通道選擇器寄存上一周期的低位數據，根據所給控制信號選擇輸出。 幀對齊電路結構性能分析由于本系統功能是基于FPGA實現的，故很多電路都針對FPGA的結構進行了優(yōu)化。如查找判定的時候，每次只用兩位的比較器，這樣和兩個數據通道剛好構成一個LUT的輸入；利用FPGA中寄存器比較多的情況，所有的操作都形成流水線結構，各寄存器間延時非常小，利用Quartus II軟件在Altera各種不同系列的FPGA中編譯和仿真都顯示電路基本上可以工作到FPGA的上限速度。 OC192幀同步模塊總體電路結構OC192幀同步電路模塊的框圖和接口定義見圖35和表32圖35 OC192 幀同步電路表32 OC192幀同步電路信號端口名方向位寬功能定義Reset輸入1模塊異步復位信號，1上升沿有效Clk輸入1模塊時鐘輸入，D_IN輸入160未對齊幀數據輸入Fr輸出1幀同步信號脈沖，在數據前一個周期置高Lock輸出1幀數據輸出，當Lock高時數據有效D_OUT輸出160幀數據有效輸出，表示系統鎖定在同步狀態(tài)4 設計與實現 FPGA概述FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。　　FPGA采用了邏輯單元陣列LCA （Logic Cell Array）這樣一個新概念，內部包括可配置邏輯模塊CLB （Configurable Logic Block）、輸出輸入模塊IOB （Input Output Block）和內部連線三個部分。FPGA的基本特點主要有： （1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。 （2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 （3）FPGA內部有豐富的觸發(fā)器和I／O引腳。 （4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。（5）FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。對于FPGA而言，現場可編程門陣列技術出現于二十年前，而在近幾年其技術發(fā)展的日益加快。這種基于EDA技術的芯片正在成為電子系統設計的主流。大規(guī)模可編程邏輯器件FPGA是當今應用最廣泛的可編程專用集成電路（ASIC）。設計人員利用它可以在辦公室或實驗室里設計出所需的專用集成電路，從而大大縮短了產品上市時間，降低了開發(fā)成本。此外，FPGA還具有靜態(tài)可重復編程和動態(tài)在系統重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改。因此，FPGA技術的應用前景非常廣闊。 Verilog HDL語言簡介硬件描述語言的發(fā)展至今已經有20多年的歷史。現在主要的語言VHDL （Very High Speed Integerated Hardware Description Language）和Verilog HDL （Verilog Hardware Description Language）適應了歷史發(fā)展的趨勢和要求，先后成為IEEE標準。硬件描述語言HDL （Hardware Description Language）是一種用形式化的方法來描述數字電路和系統的語言。數字電路系統的設計者利用這種語言可以從上層到下層（從抽象到具體），逐層描述自己的設計思想，用一系列分層次的模塊來表示極為復雜的數字系統。然后利用EDA工具逐層進行仿真驗證，再把其中需要變成具體物理電路的模塊組合經由自動綜合工具轉換成門級電路網表。接下來用專用集成電路（ASIC）或現場可編程門陣列（FPGA）自動布局布線工具把網表轉換成具體的電路布線結構。 此外，利用HDL語言，時結合下文TopDown的設計方法，在整個設計進程上有如下四大優(yōu)點：（1）在TopDown自頂而下的設計過程中，每一步都可以進行仿真，可以在系統設計過程中發(fā)現存在的問題，可以大大縮短設計周期，降低費用，使電路設計更趨合理，其體積和功耗也可減小。（2）采用HDL語言，就可免除編寫邏輯表達式和真值表的過程，是設計難度大大降低，從而可以縮短設計周期。（3）采用HDL語言設計系統營建電路時，主要的設計文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉化成電路原理圖形式輸出，降低了營建電路的設計難度。（4）采用HDL語言的源程序作為歸檔文件的資料量小，便于保存，可繼承性好。 Quartus II仿真環(huán)境簡介傳統的設計手段是采用原理圖輸入的方式進行的（見圖41）。十幾年前，當時所做的復雜數字邏輯電路及系統的設計規(guī)模比較小也比較簡單，其中所用到的FPGA或ASIC設計工作往往只能采用廠家提供的專用電路圖輸入工具來進行。為了滿足設計性能指標，工程師往往需要花費好幾天或更長時間進行艱苦的手工布線。工程師還得非常熟悉所選器件的內部結構和外部引線特點，才能達到設計要求。這種低水平的設計方法大大延長了設計周期。但是，設計人員不可能在剛開始的時候，就清楚地知道本次工程采用哪一個FPGA/CPLD廠商的哪一特定型號器件，而設計往往是從功能描述開始的。設計人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產品系統設計要求的某一功能模塊，利用某種方式（如HDL硬件描述語言）把功能描述出來，通過功能仿真以驗證設計思路的正確性。當所設計功能滿足需要時，再考慮以何種方式（即邏輯綜合過程）完成所需要的設計，井能直接使用功能定義的描述。這就是自頂而下（TopDown）的設計方法（見圖42）。 圖41原理圖輸入法圖 圖42 自頂而下（TopDown）的設計方法在本篇設計中，主要利用Altera公司的Quartus II軟件進行程序的設計及仿真，Quartus II是Altera公司推出的一款CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成的、且與電路結構無關的開發(fā)包環(huán)境，具有數字邏輯設計的全部特性，其優(yōu)點體現在如下幾個方面：（1）在程序設計方面可利用原理圖、結構框圖以及多種語言完成電路描述，并將其保存為設計實體文件；支持芯片（電路）平面布局連線編輯，使用機極其方便。（2）該軟件擁有功能強大的邏輯綜合工具以及完備的電路功能仿真與時序邏輯仿真工具，支持時序分析與關鍵路徑延時分析，并可使用Signal Tap II邏輯分析工具進行嵌入式的邏輯分析。（3）系統支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；高效的期間編程與驗證工具。（4）可讀入標準的EDIF網表文件、VHDL網表文件和Verilog HDL網表文件，并且能生成第三方EDA軟件使用的VHDL網表文件和Verilog HDL網表文件。Altera公司的Quartus II 工程設計軟件提供完整的多平臺設計環(huán)境，它可以輕易滿足特定設計的需要。它是可編程片上系統（SOPC）設計的綜合性環(huán)境。Quartus II工程軟件擁有FPGA和CPLD設計的所有階段的解決方案。有關Quartus II設計流程的圖示說明，請參見圖43：圖43 Quartus II設計流程 幀同步算法的設計為實現幀同步的有效控制，在上一章中對于三種控制算法進行了相應的比較。通過一步步的論證與分析，我們發(fā)現在對高速率的數據流進行控制時，準確率與即時的運行速度是兩大重要指標。所以在滿足這一基本標準的基礎上，我們力求硬件電路的最簡化，由此得出了以二分查找法為基礎的數據控制方案，并在這一章節(jié)中給出具體的軟件實現以仿真結果的論述。通過對二分法原理的分析得知，其主要工作原理是基于對目標數據的分析和計算構成的，主要工作過程則是將數據分為上下兩個半段并判斷待查找的有效字節(jié)的分布情況，根據反饋的控制信號將反饋的控制信號作為下一級輸入數據的控制信號，這樣周期性的運算結果即可達到縮小目標范圍的目的。在本課題中，我們正是應用了二分查找法的這一特點，對待測數據進行分析，以達到幀同步的目的。 模塊設計在運算過程中，設計中的第一級數據輸入為一個160位的并行數據輸入包，通過計算我們將把他劃分為上下各為80位的兩個數據段，通過控制信號的運算和處理將摒棄其中之一作為下一級的輸入，然后在160位的數據流中提取中間兩為（以160位數據為例則是第79 和第80位），最后通過對中間兩位的異或運算得到相關控制信號，再將這個二進制的控制信號反向傳入分段后的數據控制器中，用于對上下兩個分段選擇的控制。簡言之，整個運算過程通過對數據的分段、計算、判斷和控制逐級的對數據進行分析以達到縮小范圍、精確查找的目的。整體結構圖如下所示：圖44 整體結構模塊示意圖（1）分段模塊 在分段模塊中，其具體的工作則是將輸入的有效數據按其長度分為上下的兩個半段，為以后的數據輸出控制作好準備（模塊示意圖見圖446），具體程序如下所示：module max11(a,y3,y4,y5)。input[159:0]a。output[79:0]y3,y4。output y5。wire [79:0