【文章內(nèi)容簡介】 是11110110，11101101，11011011......01111011等7種排列中的一種。因此可以任選160位數(shù)據(jù)上的某一位置，用7個(gè)比較器找出A1的位置，然后根據(jù)位置信息利用167:160數(shù)據(jù)選擇器（控制碼值域:06）使輸入的數(shù)據(jù)在每個(gè)字節(jié)的邊界上對(duì)齊。接下來再對(duì)160位字節(jié)對(duì)齊的數(shù)據(jù)進(jìn)行處理，判斷每個(gè)字節(jié)的數(shù)據(jù)是A1還是A2。因?yàn)槿绻骋恢芷跀?shù)據(jù)是AIA2交界時(shí)，前一周期的數(shù)據(jù)必定全是A1，本周期的數(shù)據(jù)高位是A低位是A2。這樣可以利用比較得到的A1A2交界的位置和幀對(duì)齊情況下AlA2交界的位置的對(duì)比來控制312:160選擇器（控制碼值域：019），從而得到正確的重排數(shù)據(jù)。對(duì)這一方法的簡單改進(jìn)是在字節(jié)對(duì)齊的模塊中，將167:160數(shù)據(jù)選擇器用一個(gè)3位的計(jì)數(shù)器來控制，每次選擇某一通道輸出，而將A1的比較器放在數(shù)據(jù)選擇器后面。當(dāng)比較器發(fā)現(xiàn)某一種通道選擇正好是A1對(duì)齊的情況時(shí)就鎖住通道選擇的計(jì)數(shù)器。這一改進(jìn)省去了6個(gè)比較器。（3）基于二分查找的幀對(duì)齊方案 改進(jìn)的字節(jié)對(duì)齊方法雖然已經(jīng)能夠適應(yīng)大部分的應(yīng)用需要，但是仍有改進(jìn)的余地。為了進(jìn)一步提高速度，減少資源消耗，本文提出了一種基于二分查找的幀對(duì)齊方法。該方法的核心思想是，將輸入的數(shù)據(jù)流看成是一個(gè)待查找的數(shù)組，而幀定位符就是待查找的數(shù)據(jù)。由于對(duì)于排序數(shù)組的最快查找方法是二分查找法，故這里將二分查找的思想應(yīng)用于數(shù)字邏輯電路中，得到了優(yōu)化的幀搜索對(duì)齊方法。這樣，每次對(duì)齊只需經(jīng)過一個(gè)二選一的選擇器，系統(tǒng)由以2為底的N的對(duì)數(shù)級(jí)選擇器構(gòu)成，雖然總的級(jí)數(shù)增加了，但電路結(jié)構(gòu)卻變得簡單了。 二分查找法是建立在己排序的數(shù)組基礎(chǔ)上，故形成排序的數(shù)組是該電路的一個(gè)關(guān)鍵部分，排序的數(shù)組采用一個(gè)簡單的并行異或結(jié)構(gòu)來實(shí)現(xiàn)。由于在OC192幀結(jié)構(gòu)中，有192個(gè)連續(xù)的A1和A2，所以在160位的數(shù)據(jù)位寬下應(yīng)該至少有持續(xù)8個(gè)周期是同樣的數(shù)據(jù)，這樣前一個(gè)周期的值和后一個(gè)周期的值異或的結(jié)果必定是全0；而一旦有A2出現(xiàn)的周期到來，異或的結(jié)果就不是全0，其中第一個(gè)1的位置就代表了A1A2的交界。因?yàn)閿?shù)據(jù)位寬是8的整數(shù)倍，所以盡管160位的數(shù)據(jù)中A1不一定是按字節(jié)對(duì)準(zhǔn)的，但在前后兩個(gè)周期相異或的時(shí)候，如果兩個(gè)周期數(shù)據(jù)都是A1，則異或的結(jié)果必定全是0。（不考慮誤碼的影響）。圖31給出了一種A1不是字節(jié)對(duì)準(zhǔn)的情況，第二個(gè)周期是A1和A2的混合，則異或以后數(shù)據(jù)就是。00……00_ 11011110_ 11011110……，其中第一個(gè)1的位置就代表了A1和A2的交界。第一周期：10110111 10110111 10110111 1……0110111第二周期：10110111 10110001 01000001 0……1000001異或結(jié)果：00000000 00000110 11110110 1……1110110圖31 幀定位數(shù)據(jù)產(chǎn)生基于上述方法，在實(shí)現(xiàn)幀同步電路的時(shí)候就不必要去比較幀同步字符，而只要在一個(gè)起始都是0的數(shù)字序列中采用二分查找法找到第一個(gè)1的位置。該電路由三部分組成（見圖32）。異或定位模塊用來產(chǎn)生幀定位的數(shù)據(jù)；二分查找模塊找到并指示AlA2交界處在160位數(shù)據(jù)中的位置：選擇器模塊選出幀對(duì)齊的數(shù)據(jù)。圖32 二分查找?guī)侥K組成異或定位模塊由一個(gè)和數(shù)據(jù)位寬相等的并行異或門，一個(gè)判斷是否為0的比較器以及一個(gè)計(jì)數(shù)器等組成，見圖33。異或門將每個(gè)周期和上一個(gè)周期的數(shù)據(jù)進(jìn)行異或后寄存，比較器判斷異或結(jié)果是否全為0，當(dāng)為。時(shí)計(jì)數(shù)器開始計(jì)數(shù)。如果連續(xù)8個(gè)周期都是0，當(dāng)下一個(gè)不是0的數(shù)據(jù)到來時(shí)寄存器將該異或結(jié)果鎖存。圖33 異或定位模塊二分查找模塊查找A1A2交界處的位置，并輸出指示其位置信息的二進(jìn)制編碼。觀察異或結(jié)果不全為0的部分，發(fā)現(xiàn)沒有超過兩位全0的組合，故每次查找所用比較器只需兩位（實(shí)際用或門實(shí)現(xiàn)，見圖34）。第一步判斷鎖存的異或結(jié)果中間79和80位是否全0，如果不是，表示要找的AlA2交界處在15880位間，否則就在780位間，因此第一級(jí)MUX根據(jù)比較結(jié)果選擇79位作為下一級(jí)的數(shù)據(jù)，同時(shí)產(chǎn)生通道選擇的第一位信號(hào)。依此類推，最后6位控制信號(hào)全部產(chǎn)生。圖34二分查找模塊原理圖選擇器根據(jù)二分查找模塊輸出的二進(jìn)制編碼進(jìn)行選擇。每一級(jí)通道選擇器寄存上一周期的低位數(shù)據(jù)，根據(jù)所給控制信號(hào)選擇輸出。 幀對(duì)齊電路結(jié)構(gòu)性能分析由于本系統(tǒng)功能是基于FPGA實(shí)現(xiàn)的，故很多電路都針對(duì)FPGA的結(jié)構(gòu)進(jìn)行了優(yōu)化。如查找判定的時(shí)候，每次只用兩位的比較器，這樣和兩個(gè)數(shù)據(jù)通道剛好構(gòu)成一個(gè)LUT的輸入；利用FPGA中寄存器比較多的情況，所有的操作都形成流水線結(jié)構(gòu)，各寄存器間延時(shí)非常小，利用Quartus II軟件在Altera各種不同系列的FPGA中編譯和仿真都顯示電路基本上可以工作到FPGA的上限速度。 OC192幀同步模塊總體電路結(jié)構(gòu)OC192幀同步電路模塊的框圖和接口定義見圖35和表32圖35 OC192 幀同步電路表32 OC192幀同步電路信號(hào)端口名方向位寬功能定義Reset輸入1模塊異步復(fù)位信號(hào)，1上升沿有效Clk輸入1模塊時(shí)鐘輸入，D_IN輸入160未對(duì)齊幀數(shù)據(jù)輸入Fr輸出1幀同步信號(hào)脈沖，在數(shù)據(jù)前一個(gè)周期置高Lock輸出1幀數(shù)據(jù)輸出，當(dāng)Lock高時(shí)數(shù)據(jù)有效D_OUT輸出160幀數(shù)據(jù)有效輸出，表示系統(tǒng)鎖定在同步狀態(tài)4 設(shè)計(jì)與實(shí)現(xiàn) FPGA概述FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)?！　PGA采用了邏輯單元陣列LCA （Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB （Configurable Logic Block）、輸出輸入模塊IOB （Input Output Block）和內(nèi)部連線三個(gè)部分。FPGA的基本特點(diǎn)主要有： （1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 （3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 （4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。（5）FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。對(duì)于FPGA而言，現(xiàn)場可編程門陣列技術(shù)出現(xiàn)于二十年前，而在近幾年其技術(shù)發(fā)展的日益加快。這種基于EDA技術(shù)的芯片正在成為電子系統(tǒng)設(shè)計(jì)的主流。大規(guī)?？删幊踢壿嬈骷﨔PGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路（ASIC）。設(shè)計(jì)人員利用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專用集成電路，從而大大縮短了產(chǎn)品上市時(shí)間，降低了開發(fā)成本。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。因此，F(xiàn)PGA技術(shù)的應(yīng)用前景非常廣闊。 Verilog HDL語言簡介硬件描述語言的發(fā)展至今已經(jīng)有20多年的歷史?，F(xiàn)在主要的語言VHDL （Very High Speed Integerated Hardware Description Language）和Verilog HDL （Verilog Hardware Description Language）適應(yīng)了歷史發(fā)展的趨勢和要求，先后成為IEEE標(biāo)準(zhǔn)。硬件描述語言HDL （Hardware Description Language）是一種用形式化的方法來描述數(shù)字電路和系統(tǒng)的語言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語言可以從上層到下層（從抽象到具體），逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極為復(fù)雜的數(shù)字系統(tǒng)。然后利用EDA工具逐層進(jìn)行仿真驗(yàn)證，再把其中需要變成具體物理電路的模塊組合經(jīng)由自動(dòng)綜合工具轉(zhuǎn)換成門級(jí)電路網(wǎng)表。接下來用專用集成電路（ASIC）或現(xiàn)場可編程門陣列（FPGA）自動(dòng)布局布線工具把網(wǎng)表轉(zhuǎn)換成具體的電路布線結(jié)構(gòu)。 此外，利用HDL語言，時(shí)結(jié)合下文TopDown的設(shè)計(jì)方法，在整個(gè)設(shè)計(jì)進(jìn)程上有如下四大優(yōu)點(diǎn)：（1）在TopDown自頂而下的設(shè)計(jì)過程中，每一步都可以進(jìn)行仿真，可以在系統(tǒng)設(shè)計(jì)過程中發(fā)現(xiàn)存在的問題，可以大大縮短設(shè)計(jì)周期，降低費(fèi)用，使電路設(shè)計(jì)更趨合理，其體積和功耗也可減小。（2）采用HDL語言，就可免除編寫邏輯表達(dá)式和真值表的過程，是設(shè)計(jì)難度大大降低，從而可以縮短設(shè)計(jì)周期。（3）采用HDL語言設(shè)計(jì)系統(tǒng)營建電路時(shí)，主要的設(shè)計(jì)文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉(zhuǎn)化成電路原理圖形式輸出，降低了營建電路的設(shè)計(jì)難度。（4）采用HDL語言的源程序作為歸檔文件的資料量小，便于保存，可繼承性好。 Quartus II仿真環(huán)境簡介傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的（見圖41）。十幾年前，當(dāng)時(shí)所做的復(fù)雜數(shù)字邏輯電路及系統(tǒng)的設(shè)計(jì)規(guī)模比較小也比較簡單，其中所用到的FPGA或ASIC設(shè)計(jì)工作往往只能采用廠家提供的專用電路圖輸入工具來進(jìn)行。為了滿足設(shè)計(jì)性能指標(biāo)，工程師往往需要花費(fèi)好幾天或更長時(shí)間進(jìn)行艱苦的手工布線。工程師還得非常熟悉所選器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn)，才能達(dá)到設(shè)計(jì)要求。這種低水平的設(shè)計(jì)方法大大延長了設(shè)計(jì)周期。但是，設(shè)計(jì)人員不可能在剛開始的時(shí)候，就清楚地知道本次工程采用哪一個(gè)FPGA/CPLD廠商的哪一特定型號(hào)器件，而設(shè)計(jì)往往是從功能描述開始的。設(shè)計(jì)人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計(jì)要求的某一功能模塊，利用某種方式（如HDL硬件描述語言）把功能描述出來，通過功能仿真以驗(yàn)證設(shè)計(jì)思路的正確性。當(dāng)所設(shè)計(jì)功能滿足需要時(shí)，再考慮以何種方式（即邏輯綜合過程）完成所需要的設(shè)計(jì)，井能直接使用功能定義的描述。這就是自頂而下（TopDown）的設(shè)計(jì)方法（見圖42）。 圖41原理圖輸入法圖 圖42 自頂而下（TopDown）的設(shè)計(jì)方法在本篇設(shè)計(jì)中，主要利用Altera公司的Quartus II軟件進(jìn)行程序的設(shè)計(jì)及仿真，Quartus II是Altera公司推出的一款CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成的、且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，其優(yōu)點(diǎn)體現(xiàn)在如下幾個(gè)方面：（1）在程序設(shè)計(jì)方面可利用原理圖、結(jié)構(gòu)框圖以及多種語言完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；支持芯片（電路）平面布局連線編輯，使用機(jī)極其方便。（2）該軟件擁有功能強(qiáng)大的邏輯綜合工具以及完備的電路功能仿真與時(shí)序邏輯仿真工具，支持時(shí)序分析與關(guān)鍵路徑延時(shí)分析，并可使用Signal Tap II邏輯分析工具進(jìn)行嵌入式的邏輯分析。（3）系統(tǒng)支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具。（4）可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件，并且能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件。Altera公司的Quartus II 工程設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要。它是可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境。Quartus II工程軟件擁有FPGA和CPLD設(shè)計(jì)的所有階段的解決方案。有關(guān)Quartus II設(shè)計(jì)流程的圖示說明，請(qǐng)參見圖43：圖43 Quartus II設(shè)計(jì)流程 幀同步算法的設(shè)計(jì)為實(shí)現(xiàn)幀同步的有效控制，在上一章中對(duì)于三種控制算法進(jìn)行了相應(yīng)的比較。通過一步步的論證與分析，我們發(fā)現(xiàn)在對(duì)高速率的數(shù)據(jù)流進(jìn)行控制時(shí)，準(zhǔn)確率與即時(shí)的運(yùn)行速度是兩大重要指標(biāo)。所以在滿足這一基本標(biāo)準(zhǔn)的基礎(chǔ)上，我們力求硬件電路的最簡化，由此得出了以二分查找法為基礎(chǔ)的數(shù)據(jù)控制方案，并在這一章節(jié)中給出具體的軟件實(shí)現(xiàn)以仿真結(jié)果的論述。通過對(duì)二分法原理的分析得知，其主要工作原理是基于對(duì)目標(biāo)數(shù)據(jù)的分析和計(jì)算構(gòu)成的，主要工作過程則是將數(shù)據(jù)分為上下兩個(gè)半段并判斷待查找的有效字節(jié)的分布情況，根據(jù)反饋的控制信號(hào)將反饋的控制信號(hào)作為下一級(jí)輸入數(shù)據(jù)的控制信號(hào)，這樣周期性的運(yùn)算結(jié)果即可達(dá)到縮小目標(biāo)范圍的目的。在本課題中，我們正是應(yīng)用了二分查找法的這一特點(diǎn)，對(duì)待測數(shù)據(jù)進(jìn)行分析，以達(dá)到幀同步的目的。 模塊設(shè)計(jì)在運(yùn)算過程中，設(shè)計(jì)中的第一級(jí)數(shù)據(jù)輸入為一個(gè)160位的并行數(shù)據(jù)輸入包，通過計(jì)算我們將把他劃分為上下各為80位的兩個(gè)數(shù)據(jù)段，通過控制信號(hào)的運(yùn)算和處理將摒棄其中之一作為下一級(jí)的輸入，然后在160位的數(shù)據(jù)流中提取中間兩為（以160位數(shù)據(jù)為例則是第79 和第80位），最后通過對(duì)中間兩位的異或運(yùn)算得到相關(guān)控制信號(hào)，再將這個(gè)二進(jìn)制的控制信號(hào)反向傳入分段后的數(shù)據(jù)控制器中，用于對(duì)上下兩個(gè)分段選擇的控制。簡言之，整個(gè)運(yùn)算過程通過對(duì)數(shù)據(jù)的分段、計(jì)算、判斷和控制逐級(jí)的對(duì)數(shù)據(jù)進(jìn)行分析以達(dá)到縮小范圍、精確查找的目的。整體結(jié)構(gòu)圖如下所示：圖44 整體結(jié)構(gòu)模塊示意圖（1）分段模塊 在分段模塊中，其具體的工作則是將輸入的有效數(shù)據(jù)按其長度分為上下的兩個(gè)半段，為以后的數(shù)據(jù)輸出控制作好準(zhǔn)備（模塊示意圖見圖446），具體程序如下所示：module max11(a,y3,y4,y5)。input[159:0]a。output[79:0]y3,y4。output y5。wire [79:0