【文章內(nèi)容簡介】 三、 1553B總線的傳輸1553B總線能掛31個遠(yuǎn)置終端，1553B總線采用指令/響應(yīng)型通信協(xié)議，它有三種終端類型：總線控制器（BC）、遠(yuǎn)程終端（RT）和總線監(jiān)視器（BM）；信息格式有BC到RT、RT到BC、RT到RT、廣播方式和系統(tǒng)控制方式；傳輸媒介為屏蔽雙絞線，1553B總線耦合方式有直接耦合和變壓器耦合；1553B總線為多冗余度總線型拓?fù)浣Y(jié)構(gòu)，具有雙向傳輸特性，其傳輸速度為1Mbps傳輸方式為半雙工方式，采用曼徹斯特碼進行編碼傳輸。采用這種編碼方式是因為適用于變壓器耦合，由于直接耦合不利于終端故障隔離，會因為一個終端故障而造成整個總線網(wǎng)絡(luò)的完全癱瘓，所以其協(xié)議中明確指出不推薦使用直接耦合方式。狀態(tài)字只能由RT發(fā)出，它的內(nèi)容代表RT對BC發(fā)出的有效命令的反饋。BC可以根據(jù)狀態(tài)字的內(nèi)容來決定下一步采取什么樣的操作。數(shù)據(jù)字既可以由BC傳輸?shù)侥砇T，也可以從某RT傳輸至BC，或者從某RT傳輸?shù)搅硪籖T，它的內(nèi)容代表傳輸?shù)臄?shù)據(jù)。 1553B總線上消息傳輸?shù)倪^程是:總線控制器向某一終端發(fā)布一個接收/發(fā)送指令，終端在給定的響應(yīng)時間范圍內(nèi)發(fā)回一個狀態(tài)字并執(zhí)行消息的接收/發(fā)送。BC通過驗收RT回答的狀態(tài)字來檢驗傳輸是否成功并做后續(xù)的操作。消息是構(gòu)成1553B總線通訊的基本單位，如果需要完成一定的功能，就要將多個消息組織起來，形成一個新的結(jié)構(gòu)叫做幀(Frame)。完成一個消息的時間稱為消息時間，兩個消息之間的間隔稱為消息間隔時間，完成一個幀的時間稱為幀時間。在實際應(yīng)用中這三種時間都是可以通過編程設(shè)置的。 曼徹斯特編碼原理 曼徹斯特編碼，也叫做相位編碼(PE)，是一個同步時鐘編碼技術(shù)，被物理層使用來編碼一個同步位流的時鐘和數(shù)據(jù)。在曼徹斯特編碼中，用電壓跳變的相位不同來區(qū)分1和0，即用正的電壓跳變表示0，用負(fù)的電壓跳變表示1。因此，這種編碼也稱為相應(yīng)編碼。由于跳變都發(fā)生在每一個碼元的中間，接收端可以方便地利用它作為位同步時鐘，這種編碼也稱為自同步編碼。 曼徹斯特編碼電平跳變的規(guī)則是：低電平的中間時刻跳變表示‘0’，用高電平中間時刻的跳變表示‘1’。因而這樣防止時鐘同步的丟失，或來自低頻率位移在貧乏補償?shù)哪M鏈接位錯誤。在這個技術(shù)下，實際上的二進制數(shù)據(jù)被傳輸通過這個電纜，不是作為一個序列的邏輯1或0來發(fā)送的。它具有自同步能力和良好的抗干擾性能。但每一個碼元都被調(diào)成兩個電平，所以數(shù)據(jù)傳輸速率只有調(diào)制速率的1/2。下跳為‘1’上跳為‘0’ 曼徹斯特編碼 下面是一段數(shù)據(jù)串行信號1000100111，在上圖中可以看出曼徹斯特編碼信號的跳變都發(fā)生在中間時刻，它按照曼徹斯特的編碼規(guī)則，可以表示1001100111。 信號的曼徹斯特編碼4 系統(tǒng)總體設(shè)計 系統(tǒng)設(shè)計要求 本課題的設(shè)計要求和技術(shù)指標(biāo)：1．MILSTD1553B總線上的數(shù)據(jù)以雙相曼徹斯特編碼的方式傳輸。2．編碼器把來自外部的并行二進制數(shù)據(jù)轉(zhuǎn)化為串行信息。3. 對串行數(shù)據(jù)進行曼徹斯特碼編碼，再加上同步頭和奇偶效驗位。4. 能夠以1553B總線協(xié)議所要求的格式在總線中進行傳輸。 本畢設(shè)畢業(yè)圓滿的完成了上述任務(wù)。 系統(tǒng)設(shè)計思路 根據(jù)系統(tǒng)的設(shè)計要求，需要解決外部數(shù)據(jù)的并串轉(zhuǎn)換和數(shù)據(jù)編碼問題，而曼徹斯特編碼器是本文的設(shè)計重點，思路如下： 發(fā)送數(shù)據(jù)命令 在每個周期的開頭加同步字頭,數(shù)據(jù)輸入時，輸入時間將持續(xù)16個編碼周期，若輸入的數(shù)據(jù)信元為“1”，編碼就通過輸出一個下降沿來表示，當(dāng)輸入數(shù)據(jù)為“0”時，編碼則輸出一個上升沿。數(shù)據(jù)位輸入結(jié)束后，編碼器將對輸入的數(shù)據(jù)信元進行奇偶校檢，如果在輸入的數(shù)據(jù)信元中“1”的個數(shù)為奇數(shù)，編碼器輸出一個上跳變電平，反之若數(shù)據(jù)信元中“1”的個數(shù)為偶數(shù)則輸出一個下跳變電平。 檢查周 期碼型轉(zhuǎn)換生成同步字頭移位及奇偶校驗 編碼器設(shè)計思路 系統(tǒng)設(shè)計框圖根據(jù)上述系統(tǒng)的設(shè)計要求，系統(tǒng)主要由兩大模塊組成：并串轉(zhuǎn)換器、曼徹斯特編碼器。在系統(tǒng)外部由16位并行信號線供給，經(jīng)過系統(tǒng)的兩個模塊后輸出曼徹斯特編碼信號。在信號的編碼方面本設(shè)計經(jīng)過很多次修改，編碼沒有信號的丟失，并且奇偶校驗位的數(shù)據(jù)匹配，完全滿足系統(tǒng)設(shè)計的四點要求,。 FPGA系統(tǒng) 并行數(shù)據(jù)輸入系統(tǒng)數(shù)據(jù)輸出端曼徹斯特編 碼并串轉(zhuǎn)換模 塊 系統(tǒng)原理框圖5 系統(tǒng)模塊設(shè)計 并串轉(zhuǎn)換器的設(shè)計串并轉(zhuǎn)換主要工作是將16位并行數(shù)據(jù)轉(zhuǎn)換為曼徹斯特能夠編碼的串行數(shù)據(jù)。它主要由時鐘信號、轉(zhuǎn)換使能信號控制。當(dāng)sl信號高電平時就開始輸出當(dāng)前十六位并行數(shù)據(jù)。 開始是判斷Sl由低變高電平否 儲存當(dāng)前輸入數(shù)據(jù)是移16位完成否否判斷結(jié)束 移位 否 是判斷結(jié)束是結(jié)束 并串轉(zhuǎn)換流程圖 程序代碼如下： library ieee。use 。use 。use 。entity p_to_s isport(sl,clkl:in std_logic。 datain:in std_logic_vector(15 downto 0)。 q:out std_logic)。end p_to_s。architecture behav of p_to_s issignal tmpreg:std_logic_vector(15 downto 0)。beginq=tmpreg(15)。process(sl,clkl)begin if(clkl39。event and clkl=39。139。)then if(sl=39。039。)then tmpreg=datain。 else for i in 15 downto 1 loop tmpreg(i)=tmpreg(i1)。 end loop。 tmpreg(0)=39。039。 end if。 end if。end process。end behav。在quartusⅡ。端口有時鐘信號、并串轉(zhuǎn)換使能信號、16位并行數(shù)據(jù)輸入端和一位串行數(shù)據(jù)輸出端。 并串轉(zhuǎn)換器圖 曼徹斯特編碼器設(shè)計曼碼編碼過程可分為三部分：1)檢測編碼周期是否開始，產(chǎn)生同步字頭；2)進行輸入數(shù)據(jù)的曼徹斯特編碼3)產(chǎn)生奇偶校驗位并對其進行編碼，編碼周期結(jié)束。： 當(dāng)使能信號為高電平時，編碼周期開始，當(dāng)同步選擇信號SS為“1”，輸出信號為命令同步，若為“0”，表示輸出信號為數(shù)據(jù)同步，當(dāng)輸入數(shù)據(jù)使能信號 send為“1”時，表明允許數(shù)據(jù)輸入，輸入時間將持續(xù)16個編碼周期，若輸入的數(shù)據(jù)信元 din為“1”，編碼就通過輸出一個下降沿來表示， 當(dāng)輸入數(shù)據(jù)為“0”時，編碼則輸出一個上升沿。數(shù)據(jù)位輸入結(jié)束后，編碼器將對輸入的數(shù)據(jù)信元進行奇偶校檢，如果在輸入的數(shù)據(jù)信元中“1”的個數(shù)為奇數(shù)，編碼器輸出一個上升沿，反之若數(shù)據(jù)信元中“1”的個數(shù)為偶數(shù)則輸出一個下降沿。 開始39。039。39。139。判斷ss 命令同步 數(shù)據(jù)同步39。039。39。139。判斷din 下降沿 上升沿1的個數(shù)奇數(shù)偶數(shù) 下降沿 上升沿否判斷結(jié)束是結(jié)束 曼徹斯特編碼流程上述的流程圖中ss為同步選擇信號，din為數(shù)據(jù)輸入信號。曼徹斯特編碼器的代碼如下：LIBRARY IEEE。USE 。USE 。USE 。Entity encode iS port(rst :in std_logic。 復(fù)位信號 clk :in std_logic。 基準(zhǔn)時鐘信號 ss : in std_logic。 同步選擇信號 In_en: in std_logic。 輸入選擇信號 Date_in: in std_logic。 編碼信元輸入端 Date_out:out std_logic。 en_out: buffer std_logic)。 編碼信元輸出端end encode。Architecture behave of encode isSignal tem_register: std_logic_vector(5 downto 0)。Signal counter:std_logic_vector(5 downto 0)。Signal in_counter: std_logic。Signal bit_temp: std_logic。Signal odd_bit: std_logic。 奇偶校檢信號BeginDate_out=tem_register(5)。process(rst,clk) begin if rst=39。039。then tem_register=000000。 counter=000000。 in_counter=39。039。 odd_bit =39。039。 bit_temp=39。039。 en_out=39。039。 各信號初始化 elsif(clk39。event and clk =39。139。)then if in_en=39。139。 then if counter=000000 then en_out=39。039。 if ss=39。139。 then tem_register=111000。 命令同步字產(chǎn)生 else tem_register=000111。 數(shù)據(jù)同步字產(chǎn)生 end if。 elsif counter=100110then if odd_bit=39。139。then tem_register(5)=39。039。 else tem_register(5)=39。139。 end if。 elsif counter=100111 then if odd_bit=39。139。then tem_register(5)=39。139。 else tem_register(5)=39。039。 奇偶校檢的產(chǎn)生 end if。 else tem_register(5 downto 1)=tem_register(4 downto