【文章內(nèi)容簡(jiǎn)介】 0 0 1 插V變換：01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 00 00 00 11 01 插B變換：01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 10 00 00 11 01 單雙極性變換：10 00 00 00 10 01 00 00 00 01 10 01 10 00 00 10 01 00 00 01 10第三章 基于ISE的設(shè)計(jì)輸入與行為級(jí)功能仿真 Xilinx ISE 簡(jiǎn)介【12】 Xilinx 作為當(dāng)今世界上最大的FPGA/CPLD生產(chǎn)商之一，長(zhǎng)期以來(lái)一直推動(dòng)著FPGA/CPLD技術(shù)的發(fā)展。其開(kāi)發(fā)的軟件也不斷升級(jí)換代，由早期的Foundation系列逐步發(fā)展到目前的ISE 。ISE是集成綜合環(huán)境的簡(jiǎn)稱(chēng)，它是Xilinx FPGA/CPLD的綜合性集成設(shè)計(jì)平臺(tái)，該平臺(tái)集成了從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。 2008年3月，Xilinx宣布推出了其ISE Design Suite ，此版本極大加快了設(shè)計(jì)實(shí)現(xiàn)速度，運(yùn)行速度平均加快兩倍!新版本ISE的一個(gè)重要特性是首次采用了SmartXplorer技術(shù)。這一技術(shù)專(zhuān)門(mén)為解決設(shè)計(jì)人員所面臨的時(shí)序收斂和生產(chǎn)力這兩大艱巨挑戰(zhàn)而開(kāi)發(fā)。它不同于以前的版本，首先是ISE ；第二是進(jìn)行了工具的統(tǒng)一，它給大家提供包括邏輯、嵌入式和DSP統(tǒng)一的設(shè)計(jì)環(huán)境。ISE的主要特點(diǎn)如下：ISE是一個(gè)集成環(huán)境，可以完成整個(gè)FPGA/CPLD開(kāi)發(fā)過(guò)程。ISE集成了很多著名的FPGA/CPLD設(shè)計(jì)工具，根據(jù)設(shè)計(jì)流程合理應(yīng)用這些工具，會(huì)使工程師的設(shè)計(jì)工作如魚(yú)得水。ISE界面風(fēng)格簡(jiǎn)潔流暢，易學(xué)易用。ISE的界面秉承了可視化編程技術(shù)，界面根據(jù)設(shè)計(jì)流程而組織，整個(gè)設(shè)計(jì)過(guò)程只需按照界面組織結(jié)構(gòu)依次點(diǎn)擊相應(yīng)的按鈕或選擇相應(yīng)的選項(xiàng)即可。ISE豐富的在線幫助信息，結(jié)合Xilinx的技術(shù)支持網(wǎng)站，一般設(shè)計(jì)過(guò)程中可能遇到的問(wèn)題都能得到很好的解決。強(qiáng)大的設(shè)計(jì)輔助功能。ISE秉承了Xillnx設(shè)計(jì)軟件的強(qiáng)大輔助功能。在編寫(xiě)代碼時(shí)可以使用編寫(xiě)向?qū)晌募^或模塊框架，也可以使用語(yǔ)言模板(Language Templates)幫助編寫(xiě)代碼。在圖形輸入時(shí)可以使用ECS的輔助項(xiàng)幫助設(shè)計(jì)原理圖。另外，ISE的Core Generator和LogiBLOX工具可以方便地生成IP Core(IP 核)與高效模塊為用戶所用，大大減少了設(shè)計(jì)者的工作量，提高了設(shè)計(jì)效率與質(zhì)量。 模塊設(shè)計(jì)輸入【1315】【18】 使用Project Navigator創(chuàng)建并管理工程 雙擊桌面上ISE Project Navigator的快捷圖標(biāo)啟動(dòng)ISE。首先創(chuàng)建一個(gè)工程目錄，目錄名稱(chēng)為“Xilinx”。啟動(dòng)ISE工程管理器，每次啟動(dòng)Project Navigator時(shí)都會(huì)默認(rèn)回復(fù)到最近使用過(guò)的工程界面，由于此時(shí)沒(méi)有前面的工程記錄，所以出現(xiàn)了空白工程界面，選擇【File】/【New Project】選項(xiàng)，彈出新建工程對(duì)話框，在工程名中輸入“HDB3”作為工程名。在工程路徑中單擊按鈕，將工程指定到目錄“Xilinx”。 HDL源代碼設(shè)計(jì)輸入【1617】 本次設(shè)計(jì)使用的是源代碼輸入，主要分為：新建HDL源代碼資源；設(shè)計(jì)源代碼輔助模板；利用語(yǔ)言模板輔助設(shè)計(jì)源代碼；源代碼檢錯(cuò)等步驟。新建HDL源代碼資源。單擊新建資源快捷，會(huì)彈出新建資源對(duì)話框。選擇新建資源類(lèi)型為源代碼模塊“Verilog Module”，新建文件名為“c_vhdb3”，并直接添加到工程中去， 新建源代碼模塊資源設(shè)計(jì)源代碼輔助模板(1) 單擊按鈕，進(jìn)入源代碼設(shè)計(jì)模塊，、輸出信號(hào)名稱(chēng)與總線。 編輯模塊的輸入、輸出信號(hào)屬性(2) 單擊按鈕，單擊按鈕確認(rèn)新建源代碼模塊。Project Navigator自動(dòng)調(diào)用HDL編輯器，并根據(jù)源代碼輔助模塊信息，生成程序頭。在HDL編輯器中編寫(xiě)代碼，單擊按鈕。 源代碼的輸入源代碼檢錯(cuò) 在Project Navigator資源管理窗選擇源代碼資源，展開(kāi)當(dāng)前資源操作窗項(xiàng)目，雙擊“Check Syntax”命令對(duì)源代碼進(jìn)行檢錯(cuò)。 源代碼檢錯(cuò)功能仿真功能仿真也被稱(chēng)為前仿真，它的主要目的是驗(yàn)證設(shè)計(jì)的邏輯功能是否正確，功能仿真不包含任何門(mén)延遲和路徑延遲信息，是獨(dú)立于器件信息之外的仿真。對(duì)此HDL源代碼進(jìn)行前仿真是需要一個(gè)測(cè)試激勵(lì)（），輸入一個(gè)測(cè)試激勵(lì)后，在Project Navigator資源管理窗選擇測(cè)試激勵(lì)，雙擊“Simulator Behavioral Model”，、。 功能仿真 功能仿真結(jié)果生成符號(hào)仿真后cvhdb3（插入V碼模塊）沒(méi)有語(yǔ)法錯(cuò)誤，并且行為仿真結(jié)果正確。接著展開(kāi)當(dāng)前資源操作窗的“Design Utilities”項(xiàng)目，雙擊“Create Schematic Symbol”生成器符號(hào)。 生成符號(hào)用上述同樣的方法進(jìn)行cbhdb3（插入B碼模塊）、d_chdb3（單雙極性變換模塊）、fenpin（分頻模塊）、test1（激勵(lì)源模塊）四個(gè)模塊的編寫(xiě)并且生成模塊器件符號(hào)，方便頂層模塊的設(shè)計(jì)。 測(cè)試激勵(lì)生成器—HDL Bencher的設(shè)置過(guò)程。(1) 啟動(dòng)工程后，在資源管理窗單擊鼠標(biāo)右鍵，在彈出的菜單中選擇【New Source】命令，彈出新建資源對(duì)話框，選擇新建類(lèi)型為“Test Bench Waveform”，鍵入測(cè)試激勵(lì)文件名。 新建測(cè)試激勵(lì)波形資源(2) 單擊按鈕，選擇需要仿真的模塊，新建測(cè)試激勵(lì)波形文件將與該模塊關(guān)聯(lián)。 選擇被測(cè)模塊(3) 單擊按鈕，進(jìn)入新建資源信息對(duì)話框。單擊按鈕確認(rèn)新建資源信息，啟動(dòng)HDL Bencher。 新建資源對(duì)話框(4) 首先遇到的是初始時(shí)間設(shè)置對(duì)話框。這個(gè)對(duì)話框主要完成時(shí)鐘周期、設(shè)計(jì)類(lèi)型、全局信號(hào)等的設(shè)置。時(shí)鐘周期需要設(shè)置的參數(shù)有：觸發(fā)沿（上升沿觸發(fā)、下降沿觸發(fā)、兩個(gè)沿都觸發(fā)），時(shí)鐘高、低電平保持時(shí)間，輸入建立時(shí)間，輸出有效時(shí)間，時(shí)鐘偏移等。設(shè)計(jì)類(lèi)型分為3類(lèi)：?jiǎn)螘r(shí)鐘同步時(shí)序電路、多時(shí)鐘同步時(shí)序電路和組合電路等類(lèi)型。全局信號(hào)設(shè)置主要選擇是否使用GSR（FPGA），PRLD（CPLD）等全局置位、復(fù)位信號(hào)。另外還可以設(shè)置仿真所用的時(shí)間單位（ms,ns,ps）等項(xiàng)目。 時(shí)間設(shè)置窗(1) 如果整個(gè)設(shè)計(jì)都是同步時(shí)序設(shè)計(jì)，那么單擊按鈕，完成時(shí)間設(shè)置，進(jìn)入HDL Bencher測(cè)試波形編輯窗口。如果設(shè)計(jì)不完全是同步時(shí)序設(shè)計(jì)，就需要設(shè)置異步時(shí)序關(guān)系，本設(shè)計(jì)中采用的是同步時(shí)序。(2) 測(cè)試激勵(lì)波形編輯窗簡(jiǎn)單明了，由菜單欄、工具欄、信號(hào)列表、端口屬性和信號(hào)波形編輯區(qū)等項(xiàng)目組成。菜單欄由一系列通用操作命令下拉菜單組成。工具欄包含了HDL Bencher中常用命令的快捷按鈕。信號(hào)列表羅列了所有仿真信號(hào)，端口屬性用圖標(biāo)區(qū)分了時(shí)鐘、輸入、輸出信號(hào)。信號(hào)波形編輯區(qū)是HDL Bencher的主體，完成激勵(lì)信號(hào)的波形編輯。測(cè)試激勵(lì)信號(hào)波形的編輯采用手動(dòng)方法。 測(cè)試激勵(lì)波形編輯窗(3) 完成激勵(lì)信號(hào)波形輸入后單擊工具欄中的按鈕，保存設(shè)計(jì)。(4) 完成測(cè)試激勵(lì)波形的編輯后，關(guān)閉HDL Bencher退出測(cè)試激勵(lì)編輯器，會(huì)發(fā)現(xiàn)在Project Navigator的資源管理窗中新建了一個(gè)測(cè)試激勵(lì)波形資源，雙擊測(cè)試激勵(lì)波形資源，可以啟動(dòng)HDL Bencher修改測(cè)試激勵(lì)波形。 新建的測(cè)試激勵(lì)波形資源(5) 選擇測(cè)試激勵(lì)波形資源，發(fā)現(xiàn)當(dāng)前資源操作窗中對(duì)該資源的操作是仿真。先進(jìn)行的是前行為仿真。 使用測(cè)試激勵(lì)波形啟動(dòng)仿真(6) 右鍵“Simulate Behavioral Model”，選擇“Rerun All”，對(duì)設(shè)計(jì)進(jìn)行仿真。 使用ECS設(shè)計(jì)頂層原理圖 新建頂層原理圖“top”單擊新建資源按鈕，彈出新建資源對(duì)話框，選擇新建資源類(lèi)型為原理圖（Schematic）類(lèi)型，新建文件名為“top”,并且直接添加到工程中去。單擊按鈕，單擊按鈕確認(rèn)新建資源信息，啟動(dòng)ECS。 新建頂層原理圖 選擇并放置器件符號(hào) ，在頂層原理圖中除了需要放置標(biāo)準(zhǔn)的“BUF”等標(biāo)準(zhǔn)器件符號(hào)，還需要放置用戶生成的“fengping”、“test1”、“cvhdb3”、“cbhdb3”、“d_chdb3”等器件符號(hào)，放置用戶器件符號(hào)的方法和放置標(biāo)準(zhǔn)器件符號(hào)完全一致，僅僅是在選擇器件符號(hào)分類(lèi)顯示目錄時(shí)選擇當(dāng)前工程路徑即可。 選擇并放置用戶自建器件符號(hào) 添加連線單擊繪圖工具欄中的按鈕，選擇智能連線方式，當(dāng)鼠標(biāo)指針移動(dòng)到原理圖可畫(huà)線區(qū)域時(shí)，鼠標(biāo)自動(dòng)變?yōu)椤?”形狀。點(diǎn)擊始點(diǎn)管腳兩次（第1次選擇器件，第2次開(kāi)始連線），然后點(diǎn)擊連線終點(diǎn)管腳，智能連線器自動(dòng)在起始與終點(diǎn)管腳之間布置一條連線。此外，還有另一種連線方法，不用直接將所需連接的管腳直接相連，在后面的管腳命名時(shí)需要連接在一起的管腳命名相同，這樣就可以將管腳相連，這種方法在視覺(jué)上看起來(lái)比較清楚，特別是對(duì)較大的工程而言比較適用，在本設(shè)計(jì)中就采用了這種方法。 添加連線1 添加連線2(2)按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。添加網(wǎng)線名稱(chēng)有兩個(gè)途徑：一是增強(qiáng)了原理圖的可讀性，在綜合與實(shí)現(xiàn)時(shí)也易于查看某條網(wǎng)線的延時(shí)與布線情況；另外，ECS如大多數(shù)原理圖編輯工具一樣，默認(rèn)同名網(wǎng)線就是一條線。換句話說(shuō)，如果兩條網(wǎng)線名稱(chēng)相同，即使在原理圖上沒(méi)有明確連線，ECS也認(rèn)為它們是同一條網(wǎng)線，有了連接關(guān)系。單擊繪圖工具欄中的按鈕，選擇網(wǎng)線分支命名（Name the Branch），在網(wǎng)線名稱(chēng)欄填寫(xiě)“clk”作為“test1”的時(shí)鐘信號(hào)輸入管腳名稱(chēng)，當(dāng)鼠標(biāo)指針移動(dòng)到原理圖中時(shí)，發(fā)現(xiàn)鼠標(biāo)指針處已有了“clk”網(wǎng)線名稱(chēng)。在“test1”的“clk”引線末端單擊鼠標(biāo)左鍵，為該網(wǎng)線添加名稱(chēng)。如果單擊網(wǎng)線名稱(chēng)欄旁邊的按鈕，網(wǎng)線名稱(chēng)序號(hào)自動(dòng)加1或者減1. 按同樣的方法為其他網(wǎng)線添加名稱(chēng)。 按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。 為已經(jīng)命名的網(wǎng)線設(shè)置I/O端口管腳比較簡(jiǎn)便，單擊繪圖工具欄中的按鈕，選擇“添加輸入管腳（Add an input marker）”。然后在原理圖需要添加I/O管腳的網(wǎng)線端口，按住鼠標(biāo)左鍵拖出一個(gè)框，放開(kāi)鼠標(biāo)左鍵，自動(dòng)產(chǎn)生一個(gè)與網(wǎng)線同名的輸出端口。 設(shè)置輸入管腳 在設(shè)置選項(xiàng)卡選擇添加輸出管腳（Add an output marker），與添加輸入管腳的方法相同，添加輸出管腳。 按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。 添加I/O管腳 ECS中并沒(méi)有專(zhuān)用的總線繪制命令，繪制總線時(shí)仍然采用繪制連線命令【Add Wire】，僅僅利用網(wǎng)線命名區(qū)分總線與普通連線?？偩€的名稱(chēng)命名格式為BusName(X:Y)，其中BusName是總線名稱(chēng)，“()”為總線表示符號(hào)，X為MSB，Y為L(zhǎng)SB?！?，完成其余各部分設(shè)計(jì)，單擊按鈕保存設(shè)計(jì)。 原理圖繪制完成后，還必須檢查錯(cuò)誤。單擊繪圖工具欄中的按鈕，ECS自動(dòng)檢查當(dāng)前原理圖。如果原理圖完全正確，則在檢錯(cuò)對(duì)話框中顯示“No errors detected”信息。如果原理圖有錯(cuò)，檢錯(cuò)對(duì)話框內(nèi)將羅列所有錯(cuò)誤。 測(cè)試激勵(lì)與行為級(jí)功能仿真 ISE中集成的仿真工具主要是HDL Bencher測(cè)試激勵(lì)生成器，它將VHDL、Verilog源代碼、ECS原理圖等設(shè)計(jì)輸入導(dǎo)入其測(cè)試環(huán)境，根據(jù)用戶在圖形界面下編輯的測(cè)試波形，直接生成測(cè)試激勵(lì)文件，然后進(jìn)行仿真驗(yàn)證。具體方法在上面已經(jīng)講過(guò)。不再細(xì)說(shuō)。下面各圖是各個(gè)功能模塊的行為級(jí)仿真波形：cvhdb3模塊是插入V碼過(guò)程，對(duì)消息代碼里的連零串進(jìn)行檢測(cè)，一旦出現(xiàn)4個(gè)連零串的時(shí)候，就把第4個(gè)“O”替換成破壞符V，其他情況下消息代碼原樣輸出。插入的代碼經(jīng)插V操作后全部轉(zhuǎn)換成雙相碼，即“0”變換成“00”，“1”變換成“01”，V變換成“11”，如圖321所示。cbhdb3模塊是在插入V碼的基礎(chǔ)上，當(dāng)相鄰兩個(gè)V碼之間有偶數(shù)個(gè)非“0”碼時(shí)．則把后一個(gè)V碼之前的第1個(gè)非“0”碼后面的“0”碼變換成B碼。B碼用“10”代替。如圖322所示。d_chdb3是單雙極性變換模塊，由于硬件只能識(shí)別正電平和零電平，對(duì)負(fù)電平?jīng)]法表示，其中就用“10”表示輸出正電平，“01”表示輸出負(fù)電平，“00”表示輸出為零電平。由HDB3碼的編碼規(guī)則發(fā)現(xiàn)V碼的極性是正負(fù)交替的，余下的“1”和B碼的極性也是正負(fù)交替的，且V碼的極性與V碼之前的非零碼極性一致。而V碼的極性與V碼之前的非零碼極性一致，根據(jù)這種規(guī)則最終完成HDB3的編碼過(guò)程。如圖323所示。 cvhdb3模塊的功能仿真波形 cbhdb3模塊的功能仿真波形 d_chdb3模塊的功能仿真波形第四章 基于ISE的綜合與實(shí)現(xiàn) Xilinx 內(nèi)嵌的綜合工具—XST XST綜述 XST(Xilinx Synthesis Technology)是Xilin