【文章內容簡介】 EPF8282P55P56P57EPF10K10P53P54P58三八譯碼器由VHDL程序實現(xiàn)后，： 對其仿真圖進行仿真分析：cs譯碼輸出標志，datain為輸入信號組，它由datain[2]datain[0]三個二進制代碼輸入信號組成。Dataout為輸出信號組， 它由dataout[7]dataout[0]八個輸出信號組成。cs為1時候表示輸出。當輸入為：111時，譯碼后為指定的狀態(tài)，即輸出10000000，緊接著依次類推，當輸入為：110時，輸出輸出01000000，當輸入為101時，輸出00100000，當輸入為100時，輸出00010000，輸入011時，輸出為00001000，輸入為010時，輸出00000100，輸入為001時，輸出00000010，輸入為000時，輸出為00000001。二四譯碼器由VHDL程序實現(xiàn)后，：對其仿真圖進行仿真分析： i為輸入信號組，它由i[1]i[0]兩個二進制代碼輸入信號組成。o為輸出信號組， 它由o[3]o[0]四個輸出信號組成。當輸入為：11時，譯碼后為指定的狀態(tài)，即輸出1000，緊接著依次類推，當輸入為：10時，輸出輸出0100，當輸入為01時，輸出0010，當輸入為00時，輸出0001。：i0i1o0o1o2o3EPF8282P01P02P55P56P57P58EPF10K10P03P05P53P54P58P59結束語通過兩星期的緊張工作，最后完成了我的設計任務——基于VHDL編碼器和譯碼器的設計。通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。在設計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經驗，對以后從事集成電路設計工作會有一定的幫助。在應用VHDL的過程中讓我真正領會到了其在電路設計上的優(yōu)越性。用VHDL硬件描述語言的形式來進行數字系統(tǒng)的設計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數字系統(tǒng)設計中發(fā)揮越來越重要的作用。致謝本設計是在肖曉麗老師的精心指導和嚴格要求下完成的，從課題選擇到具體設計和調試，都得到肖老師的悉心指導，無不凝聚著肖老師的心血和汗水，她多次為我指點迷津，幫助我開拓設計思路，精心點撥、熱忱鼓勵。她淵博的知識、開闊的視野和敏銳的思維給了我深深的啟迪。通過這次課程設計我從肖老師那學到不少有用的知識，也積累了一定的電路設計的經驗。最后非常感謝肖曉麗老師對我的指導與大力的幫助。參考文獻[1] 楊剛,:電子工業(yè)出版社,2004[2] :清華大學出版社,2006[3］[M].成都:電子科技大學出版社,2000 附錄：程序名：library ieee。use 。entity priority is port(i:in bit_vector(7 downto 0)。 a:out bit_vector(2 downto 0)。 gs:out bit)。編碼輸出標志end priority。architecture a of priority isbegin process(i) begin gs=39。139。 a=100。 if i(7)=39。139。then a=111。 elsif i(6)=39。139。then a=110。 elsif i(5)=39。139。then a=101。 elsif i(4)=39。139。then a=100。 elsif i(3)=39。139。then a=011。 elsif i(2)=39。139。then a=010。 elsif i(1)=39。139。then a=001。 elsif i(0)=39。139。then a=000。 else gs=39。039。 end if。 end process。 end a。：fuction：以撥盤開關作為數據輸入端，用發(fā)光二極管表示譯碼后的信息； datain(0)datain(2) 分別為c39。b39。a對應撥盤開關上的13號鍵；library IEEE。use 。use 。use 。entity yima_138 is Port (datain : in std_logic_vector(2 downto 0