基于quartusii軟件的hdb3碼編碼器的設(shè)計(jì)(編輯修改稿)
2024-12-22 19:52 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 產(chǎn)生了利用 FPGA 進(jìn)行 HDB3 碼編碼的思路：先進(jìn)行加 V碼，加 B碼操作，在此過程中，暫不考慮其極性，然后將 V 碼， 1碼和 B碼分成兩組，分別進(jìn)行極性變換來一次實(shí)現(xiàn)。這樣可以提高系統(tǒng)的效率，同時(shí)減小系統(tǒng)延時(shí)。 HDB3 編碼器的數(shù)字電路部分由三個(gè)模塊組成： V 碼產(chǎn)生單元 (v Gen)， B 碼產(chǎn)生單元 (B Gen)，單極性一雙極性轉(zhuǎn)換單元 (single2double)。 9 第三章 基于 Quartus II軟件的 HDB3碼編碼器的設(shè)計(jì) HDB3 碼的 VHDL 建模思想是在消息代碼的基礎(chǔ)上，依據(jù) HDB3 編碼規(guī)則進(jìn)行插人“ V”符號(hào)和“ B”符號(hào)的操作，且用 2位二進(jìn)制代碼分別表示。最后完成單極性信號(hào)變成雙極性信號(hào)的轉(zhuǎn)換。其編碼模型如圖所示。 圖 35 HDB3 編碼實(shí)現(xiàn)流程 插“ V” 模塊的實(shí)現(xiàn) 設(shè)計(jì)方法 插“ V”模塊主要是對(duì)消息代碼里的四連 0 串的檢測(cè)，即當(dāng) 出現(xiàn)四個(gè)連 0 串的時(shí)候，把第四個(gè)“ 0”變換成符號(hào)“ V”，用 “ 11”標(biāo)識(shí)。 “ 1”用“ 01”標(biāo)識(shí)，“ 0”用“ 00”標(biāo)識(shí)。 程序流程圖如下 ： 10 BEGIN add_v:PROCESS(clk,clr) 插 V BEGIN IF(RISING_EDGE(clk)) THEN IF(clr=39。139。) THEN codeoutv=00。 count0=0。 ELSE CASE codein IS WHEN 39。139。=codeoutv=01。 01 代表 1 count0=0。 WHEN 39。039。= IF(count0=3) THEN 四連 0插 V codeoutv=11。 11 count0=0。 ELSE count0=count0+1。 codeoutv=00。 END IF。 WHEN OTHERS= codeoutv=00。 count0=count0。 END CASE。 END IF。 END IF。 END PROCESS add_v。 與分析 ： 經(jīng)插 v后仿真波形如下： 從仿真波形可以看出當(dāng)出現(xiàn)四個(gè)連 0 串的時(shí)候，把第四個(gè)“ 0”變換成符號(hào)“ V”，用 “ 11”標(biāo)識(shí)。 “ 1”用“ 01”標(biāo)識(shí)，“ 0”用“ 00” 插“ B”模塊 12 插“ B”模塊的建模思路是當(dāng)相鄰“ V”符號(hào)之間有偶數(shù)個(gè)非 0符號(hào)時(shí)，把后一小段的第 1 個(gè)“ 0”變換成一個(gè)“ B”符號(hào)?？烧{(diào)用 D觸發(fā)器來實(shí)現(xiàn)延遲，這樣經(jīng)插“ V”處理過的碼元，可在同步時(shí)鐘的作用下同時(shí)進(jìn)行是否插“ B”的判決，等到碼元從移位寄存器里出來的時(shí)候 ，就可以決定是應(yīng)該變換成“ B”符號(hào)，還是照原碼輸出。輸出端用“ 11”表示符號(hào)“ V”，“ 01”表示“ 1”碼， “ 00”表示“ 0”碼，“ 10”表示符號(hào)“ B”。 程序流程圖如下 ： s0(0)=codeoutv(0)。 s1(0)=codeoutv(1)。 ds11:DFF PORT MAP(s1(0),clk,s1(1))。―― 例化 ds01:DFF PORT MAP(s0(0),clk,s0(1))。―― 例化 ds12:DFF PORT MAP(s1(1),clk,s1(2))。―― 例化 ds02:DFF PORT MAP(s0(1),clk,s0(2))。―― 例化 ds13:DFF PORT MAP(s1(2),clk,s1(3))。―― 例化 ds03:DFF PORT MAP(s0(2),clk,s0(3))。―― 例化 13 ds14:DFF PORT MAP(s1(3),clk,s1(4))。―― 例化 ds04:DFF PORT MAP(s0(3),clk,s0(4))。 ―― 例化 ds15:DFF PORT MAP(s1(4),clk,s1(5))。 ―― 例化 ds05:DFF PORT MAP(s0(4),clk,s0(5))。 ―― 例化 bclk:clkb=NOT clk。―― 時(shí)鐘 clk倒相 add_b:PROCESS(clkb)―― 進(jìn)程敏感信號(hào) clkb BEGIN IF(RISING_EDGE(clkb)) THEN―― 時(shí)鐘 clkb 的上升沿觸發(fā) IF(codeoutv=11) THEN IF(firstv=0) THEN count1=0。 firstv=1。 s1(4)=s1(3)。 s0(4)=s0(3)。 ELSE IF(count1=0) THEN s1(4)=39。139。 s0(4)=39。039。 count1=0。 ELSE s1(4)=s1(3)。 s0(4)=s0(3)。 count1=0。 END IF。 END IF。 ELSIF(codeoutv=01) THEN count1=count1+1。 s1(4)=s1(3)。 s0(4)=s0(3)。 14 ELSE s1(4)=s1(3)。 s0(4)=s0(3)。 count1=count1。 END IF。 END IF。 END PROCESS add_b。 codeoutb=s1(4)amp。s0(4)。 實(shí)驗(yàn)結(jié)果 與分析 其仿真波形如下： 由仿真波形可以分析出 由 輸出端用“ 11”表示符號(hào)“ V”，“ 01”表示“ 1”碼， “ 00”表示“ 0”碼，“ 10”表示符號(hào)“ B” 單極性變雙極性的實(shí)現(xiàn) 設(shè)計(jì)方法 根據(jù)編碼規(guī)則， “ B”符號(hào)的極性與前一非零符號(hào)相反，“ V”極性符號(hào)與前一非零符號(hào)一致。因此，可對(duì)“ V”單獨(dú)進(jìn)行極性變換 (“ V”已經(jīng)由“ 11”標(biāo)識(shí)，相鄰“ V”的極性是正負(fù)交替的 )，余下的“ 1”和“ B”看成一體進(jìn)行正負(fù)交替，從而完成 HDB3的編碼。 15 因?yàn)榻?jīng)過插“ B”模塊后， “ V”、 “ B”、“ 1”已經(jīng)分別用雙相碼“ 11”、 “ 10”、 “ 01”標(biāo)識(shí)?！?0”用“ 00”標(biāo)識(shí)。而在
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1