位格雷碼編碼器高速分頻器課程設(shè)計報告(編輯修改稿)
2025-05-08 22:34 本頁面
【文章內(nèi)容簡介】 (5) XOR B(4)。 G(3) = B(4) XOR B(3)。 G(2) = B(3) XOR B(2)。 G(1) = B(2) XOR B(1)。 G(0) = B(1) XOR B(0)。end code。附錄二高速分頻器源代碼library ieee。use 。use 。use 。entity div2 isgeneric(N10: integer:=10。 N105: integer:=100000。 N3: integer:=3。 N5: integer:=5。 N2: integer:=3。 N10: integer:=10)。 port(cp_10mhz:in std_logic。 delete: buffer std_logic。 cp_10hz:out std_logic。 cp_4hz:buffer std_logic。 cp_3hz:out std_logic。 cp_2hz:out std_logic。 cp_1hz:out std_logic tempout:inout std_logic )。end div2。 architecture clk of div2 issignal cp1mhz:std_logic。signal t_1mhz: integer range 0 to N101。signal cp10hz:std_logic。signal t_10hz: integer range 0 to N1051。signal t_1hz: integer range 0 to N101。signal t_2hz1, t_2hz2: integer range 0 to N51。signal t_3hz: integer :=0。SIGNAL clk_4hz, dix: STD_LOGIC。SIGNAL t_4hz: integer range 0 to N51。constant P :integer:=10。constant Q :integer:=3。SIGNAL delete: std_logic。begin clk_4hz = cp10hz XOR dix。clk=cp10hz xor div2。 process(cp_10mhz) 計數(shù)1Mhz begin if(cp_10mhz39。event and cp_10mhz=39。139。) then if(t_1mhzN101) then t_1mhz = t_1mhz+1。 else t_1mhz = 0。 end if。 end if。 end process。 process(t_1mhz) 根據(jù)計數(shù)值，控制輸出時鐘脈沖的高、低電平 begin if(t_1mhzN10/2) then cp1mhz = 39。139。
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1