【文章內(nèi)容簡介】 的復雜性 ，進而 加快了設計 的 速度 。Quartus II 支持 的 器件類型 非常 豐富 ，其 圖形界面 也易于操作 。 Altera 在 Quartus II 中包 第 7 頁 含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC和 HardCopy 的 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的 喜愛和 歡迎 [11]。 Quartus II 提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括 ： 可利用原理圖、結構框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件； 芯 片（電路）平面布局連線編輯； LogicLock 增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強大的邏輯綜合工具； 完備的電路功能仿真與時序邏輯仿真工具； 定時 /時序分析與關鍵路徑延時分析； 可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； 支持 軟件 源文件 的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 使用組合 編譯方式 可一次完成整體設計流程； 自動定位編譯錯誤； 1 高效的期間編程與驗證工具； 1 可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 1 能生成第三方 EDA 軟件 使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Altera 的 Quartus II 可編程邏輯 軟件 屬于第四代 PLD 開發(fā)平臺。該平臺支持一個 工作組 環(huán)境下 的設計要求，其中包括支持基于 Inter 的協(xié)作設計。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了 軟件 的 LogicLock 模塊設計 功能，增添了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件 [12]。 第 8 頁 2 分頻 基本原理 等占空比偶數(shù)分頻 方法 在設計偶數(shù)倍分頻器時 ,常用的方法是：通過一個由待分頻時鐘上升沿所觸發(fā)的計數(shù)器循環(huán)計數(shù)來實現(xiàn) N 倍 (N 為偶數(shù) )分頻的實現(xiàn)方法：通過由待分頻的時鐘觸發(fā)的模為 (N/2)1 的計數(shù)器計數(shù)，當計數(shù)器從 0 計數(shù)到 (N/2)1 時，輸出時鐘信號進行翻轉，同時給計數(shù)器一個復位信號 ,使得計數(shù)器在下一個時鐘重新開始計數(shù)，采用這種方法不斷循環(huán) ，就可得到所需的 N 倍分頻器。這種方法可以實現(xiàn)占空比為 50%的任意偶數(shù)分頻 等占空比的奇數(shù)分頻 方法 占空比為 50%的 N 倍 (N 為奇數(shù) )分頻的實現(xiàn)方法 :首先通過時鐘的上升沿觸發(fā)進行計數(shù)，當計數(shù)到某一個特定值時對計數(shù)輸出進行翻轉，然后經(jīng)過 (N1)/2 個輸入時鐘，再次對計數(shù)輸出進行翻轉，從而得到一個占空比非 50%的 N 倍奇數(shù)分頻時鐘。在此同時進行時鐘的下降沿觸發(fā)進行計數(shù)，當計數(shù)到和上升沿觸發(fā)輸出時鐘翻轉時所選的特定值相同時，對計數(shù)輸出進行翻轉 ,同樣經(jīng)過 (N1)/2 個時鐘時，再次對計數(shù)輸出進行翻轉，從而得到 另一個占空比非 50%的 N 倍奇數(shù)分頻時鐘。然后對兩個占空比非 50%的 N 倍奇數(shù)分頻時鐘進行邏輯或運算，就能得到一個占空比為 50%的 N 倍奇數(shù)分頻時鐘。如進行三倍分頻時鐘設計時，先通過待分頻時鐘上升沿觸發(fā)計數(shù)器進行模三計數(shù)， 當計數(shù)器計數(shù)到特定值時進行翻轉，比如可以在計數(shù)器計數(shù)到時，輸出時鐘進行翻轉，當計數(shù)到 2 時再次進行翻轉 ,這樣實際上實現(xiàn)一個占空比為 1/3 的三分頻時鐘。然后通過待分頻時鐘下降沿觸發(fā)計數(shù) ,采用和上升沿觸發(fā)的計數(shù)相似的方法，可以產(chǎn)生另外一個三分頻的時鐘， 然后下降沿產(chǎn)生的三分頻時鐘和上升沿產(chǎn)生的時鐘 進行邏輯或運算 ,就可得到占空比為50%的三分頻時鐘 [6]。 第 9 頁 分 數(shù)分頻方法 數(shù)分頻器的設計思想與小數(shù)分頻器類似。假設進行 jnm .分頻 ， 總分頻次數(shù)由分母 m決定 ， 規(guī)律是進行 n 次 j+1 分頻和 mn 次 j 分頻。兩種分頻交替進行的計算方法也和小數(shù)分頻類似。究竟是進行 j+1 分頻還是 j 分頻就看累加的結果是大于等于分母還是小于分母。 6311 的分頻計算過程見表 可見要進行 6 次 4 分頻 ， 5 次 3 分頻 ， 滿足上面的規(guī)律。分數(shù)分頻器 ， 其 中 j、 m、 n 分別取 1 6， 故實現(xiàn)了 6311 分頻 ， 參數(shù) n n2用來調(diào)節(jié)占空比。 表 6311 分頻序列 分頻次數(shù) 累加器 分頻系數(shù) 1 6 3 2 12 4 3 8 3 4 14 4 5 10 4 6 16 3 7 12 4 8 8 3 9 14 4 10 10 3 11 16 4 小數(shù)分頻方法 小數(shù)分頻器是通過可變分頻和多次平均的方法得到的 [45]。假設要進行 m， n分頻 （ m、n 都是整數(shù)，且 n＜ 10），因為只有一位小數(shù)，所以總共要進行 10 次分頻，總的規(guī)律 是進行 n 次 m+1 分頻， 10n 次ｍ分頻。假設要進行 j， m,n 分頻（ j、 m、 n 都足整數(shù)且 m、 第 10 頁 n＜ 10），由于小數(shù)是 2 位，所以總共要進行 100 次分頻，分頻的規(guī)律是進行 行 mn 次 j+1分頻， 100mn 次 j 分頻。不管是幾位小數(shù)總要進行兩種系數(shù)的分頻，兩種分頻究竟如何交義進行，可以根據(jù)一定的規(guī)律計算出來，下面以 分頻為例進行講解。由上面的分析知道 分頻要進行 6 次 4 分頻， 4 次 3 分頻。將小數(shù)部分 6 按倍累加，假設累加的值為 a，如果 a＜ 10 則進行 3 分頻， a＜ 10 的話下一次則加上 6，此后，如果 a≥ 10 則進行 4 分頻， 4 分頻過后再將累加值減去 4 后與 10 比較以決定下一次分頻是 4 分頻還是 3分頻，計算過程見表 。 表 分頻序列 分頻次數(shù) 累加器 分頻系數(shù) 1 6 3 2 12 4 3 8 3 4 14 4 5 10 4 6 6 3 7 12 4 8 8 3 9 14 4 10 10 4 從表 中看出分頻規(guī)律是：首先進行 3 分頻，然后進行 4 分頻，接著 1 次 3 分頻和 2 次 4 分頻，如此循環(huán)下去。 任意倍數(shù)分 頻器 加入控制模塊就 可以將上 述 4 種分頻器集成到一起，變成任意數(shù)值分頻器，頂層原理見圖 第 11 頁 圖 任意倍數(shù)分頻器框圖 當輸入的二進制數(shù) a=00 時實現(xiàn)偶數(shù)和占空比不等于 50％ 的奇數(shù)分頻 ， a=01 時實現(xiàn)占空比為 50％ 的奇數(shù)分頻， a=10 和 ll 時分別實現(xiàn)小數(shù)和分數(shù)分頻。其中 m、 j 分別控制整數(shù)分頻的分頻系數(shù)和占空比。小數(shù)分頻時 m、 n 分別調(diào)整整數(shù)部分和小數(shù)部分；分數(shù)分頻時 j 調(diào)整整數(shù)部分，而 m、 n 分別控制分母和分子值。 nl 和 n2 用于調(diào)節(jié)分數(shù)和小數(shù)分頻的占空比。因為有小數(shù)和分數(shù)分頻，所以預置端口較多，但是可 調(diào)性也達到了最大。 任意倍數(shù) 分頻器 clk a(1 downto 0) m j n n1 n2 y 第 12 頁 3 任意倍數(shù)分頻器設計 設計 思想 本設計的 設計思想 是：把偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，占空比可調(diào)的分頻，小數(shù)分頻這 5 種比較常見的分頻器集成在一塊芯片之上，并可以通過按鈕來選擇具體由哪一種分頻器進行操作，而撥碼開關則可以預置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。具體功能如下： p， q， v：功能選擇按鈕。 f1， f2， f3， f4， f5:表明功能的序號。 P=0， q=0 ， v =0 :偶數(shù)分頻， f1=1， f2=f3=f4=f5=0； P=0， q=0， v =1 :奇數(shù)分頻， f2=1， f1=f3=f4=f5=0； P=0， q=1 ， v =0:半整數(shù)分頻， f3=1， f1=f2=f4=f5=0； P=0， q=1 ， v =1:可預置占空比分頻， f4=1， f1=f2=f3=f5=0； P=1， q=0 ， v =0:小數(shù)分頻， f5=1， f1=f2=f3= f4=0； clk：時鐘信號。 Rst:復位信號。 a,b,c,d:表明分頻系數(shù) 偶數(shù)分頻： 2， 4， 6， 8， 10， 12， 14 奇數(shù)分頻： 1， 3， 5， 7， 9， 11， 13， 15 半整數(shù)分頻： — 占空比分頻： 1:1， 1:2， 1:3， 2:1， 2:2， 2:3， 3:1， 3:2， 3:3 小數(shù)分頻： — y：輸出信號。 y5：段選擇信號。 y6：位選擇信號。 y6=fb 選中第三個數(shù)碼管 y6=fd 選中第二個數(shù)碼管 y6=fe 選中第一個數(shù)碼管，數(shù)碼管顯示分頻系數(shù)。 第 13 頁 頂層框圖設計 圖 頂層框 圖設計原理圖 該頂層框圖主要由六個部分組成：選擇按鈕，撥碼開關，二極管，分頻器種類選擇，信號輸出。各部分的功能如下： 選擇按鈕：設置輸入的方式，選擇需要實現(xiàn)何種分頻。 撥碼開關：提供分頻的系數(shù)。 發(fā)光二極管：顯示第幾種分頻被選擇。 FPGA：根據(jù)前面的輸入來確定何種分頻器進行工作。 數(shù)碼管：顯示分頻系數(shù)。 信號輸出：把分頻后的信號進行輸出。 頂層文件設計 分頻器的頂層文件是一個原理圖文件，它包含 8 個模塊 8 個模塊 encoder35 模塊，led 模塊， fenpine 模塊， fenpino 模塊， fenpinm 模塊， fenpinh 模塊， fenpinx 模塊，mux51 模塊。模塊的正確性已在上面的介紹中進行驗證了。通過將各個模塊用具有電氣性質(zhì)的導線將各個模塊連接起來，這樣原理圖文件就建好了。保存編譯。在建立一個 .vwf波形文件，保存并仿真。原理圖 見附錄 B 所示，以 8 分頻為例子進行仿真，其仿真結果如圖 所示 ： 選擇按鈕 撥碼開關 FPGA 輸出信號 發(fā)光二級管 數(shù)碼管 第 14 頁 圖 頂層文件波形仿真結果圖 P=0， q=0 ， v =0：偶數(shù)分頻， f1=1（表明第一個發(fā)光二極管亮）， f2=f3=f4=f5=0； Rst=0 時，不分頻。 Rst=1 時： 當 y5=99 時，數(shù)碼管 1 顯示 4。 當 y5=ff 時，數(shù)碼管 2 不顯示。 當 y5=c0 時，數(shù)碼管 3 顯示 0。 最終結果為： 三個數(shù)碼管顯示為： 0，不顯示， 4。 模塊設計 偶數(shù)分頻模塊的設計 偶數(shù)分頻模塊根據(jù)撥碼開關選擇分頻系數(shù)（ count），對輸入的 clk 信號進行偶數(shù)分頻。本設計偶數(shù)分頻的關鍵是對 clk 信號的上升信號進行計數(shù)（ temp）。當 temp 小于count/2 時 clout 輸出 1，否則輸出 0，從而實現(xiàn)偶數(shù)分頻。只有當 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時偶數(shù)分頻才工作。偶數(shù)分頻實現(xiàn)的程序 見附錄 A1。 偶數(shù)分頻（ 4 分頻）模塊程序仿真結果如圖 所示：