【文章內(nèi)容簡介】 層次顯示窗口或?qū)⑵鋷е燎芭_。 ? ：打開平面圖編輯器或?qū)⑵鋷е燎芭_。 ? ：打開編譯器窗口或?qū)⑵鋷е燎芭_。 ? ：打開仿真器窗口或?qū)⑵鋷е燎芭_。 ? ：打開時序分析器窗口或?qū)⑵鋷е燎芭_。 ? ：打開編程器窗口或?qū)⑵鋷е燎芭_。 ? ：指定工程名。 ? ：將工程名設置為和當前文件名一樣。 ? ：打開當前工程的頂層設計文件或?qū)⑵鋷е燎芭_。 ? ：保存所有打開的編譯器輸入文件，并檢查當前工程的語法和其他基本錯誤。 ? ：保存工程內(nèi)所有打開的設計文件，并啟動編譯器。 ? ：保存工程內(nèi)所有打開的仿真器輸入文件，并啟動仿真器。 圖 24 Quartus II 編輯輸入原理圖界面 Quartus II 的優(yōu)點：該軟件界面友好，使用便捷，功能強大，是一個完全集成化的大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 8 可編程邏輯設計環(huán)境，是先進的 EDA 工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關、多平臺、完全集成化、豐富的設計 庫、模塊化工具等特點 ， 支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內(nèi) 部 嵌有綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設計外， 還 提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II 對 軟硬 器件的支持 ： Quartus II 支持 Altera 公司的 MAX 3000A 系列、MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、FLEX 6000 系列 等 ，支持 MAX7000/MAX3000 等乘積項器件。支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。支持 IP核，包含了 LPM/Mega Function 宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。此外， Quartus II 通過和 DSP Builder 工具與 Matlab 和 Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Quartus II 對第三方 EDA 工具的支持 ： 對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三 方 EDA 工具。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter的協(xié)作設計。 Quartus平臺與 Cadence、 Exemplar Logic、 Mentor Graphics、Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了軟件的 Logic Lock 模塊設計功能，增添了 Fast Fit 編譯選項，推進了網(wǎng)絡編輯性能， 并 且提升了調(diào)試能力。 Quartus II 設計軟件提供完整的多平臺設計環(huán)境，可以很輕松地滿足特定設計的需要。它是可編程片上系統(tǒng) (SOPC)設計的綜合性環(huán)境，擁有 FPGA 和 CPLD 設計的所有階段的解決方案。與其它 EDA 軟件相比較 Quartus II 軟件 的特點主要包括 : (1) 可利用原理圖、結(jié)構(gòu)框圖、 Verilog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件。 (2) 芯片 (電路 )平面布局連線編輯。 (3) Logic Lock 增量設計方法， 使 用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 (4) 功能強大的邏輯綜合工具。 (5) 完備的電路功能仿真與時序邏輯分析。 (6) 定時和 時序分析與關鍵路徑延時分析。 (7) 使用 Signal Tap II 邏輯分析工具進行嵌入式的邏輯分析。 (8) 支持軟件源文件的添 加和創(chuàng)建，并將它們鏈接起來生成編程文件。 (9) 使用組合編譯方式可一次完成整體設計流程。 (10)自動定位編譯 的 錯誤。 (11)高效的編程與驗證工具。 (12)可讀 入 標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 (13)能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Verilog 的簡介 Quartus II 設計軟件 經(jīng)常使用 Verilog HDL 和 VHDL 這兩種硬件描述語言來進行設計 ，同時 Verilog HDL 和 VHDL 也 是目前世界上最流行的兩種硬件描述語言（ HDL：大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 9 Hardware Description Language），均為 IEEE 標準，被廣泛地應用于基于可編程邏輯器件的 項 目 開 發(fā) 。 二 者 都 是 在 20 世紀 80 年 代 中 期 開 發(fā) 出 來 的 ， 前 者 由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購）開發(fā)，后者由美國軍方 所 研發(fā)。 Verilog HDL是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年 末首創(chuàng)的，最初只 是 設計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關的故障模擬與時序分析工具。 1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL， 獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣 和 應用。 1989 年 CADENCE 公司收購了 GDA公司，使得 Verilog HDL成為了該公司的獨家專利。 1990 年 CADENCE 公司公開發(fā)表了Verilog HDL， 并成立 LVI 組織以促進 Verilog HDL 成為 IEEE 標準，即 IEEE Standard 13641995。 Verilog HDL 在語言描述風格上傳承了上一代硬件描述語言的解釋風格，所以描述的器件在編譯和綜合時適應能力強，系統(tǒng)可以自動優(yōu)化。雖然對應語言的解讀性能較弱 ， 但是仿真以后的糾錯能力強。 Verilog HDL 在模型上注重結(jié)構(gòu)和數(shù)據(jù)的解釋 ，所以得到 EDA 生產(chǎn)廠商的喜愛， Verilog HDL 成為了一種開放的商業(yè) EDA 語言 。 Verilog HDL 既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的 Verilog HDL 模型。 Verilog 模型可以是實 際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： （ 1） 系統(tǒng)級 (system):用高級語言結(jié)構(gòu)實現(xiàn)設計模塊的外部性能的模型。 （ 2） 算法級 (algorithm):用高級語言結(jié)構(gòu)實現(xiàn)設計算法的模型。 （ 3） RTL級 (Register Transfer Level):描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 （ 4） 門級 (gatelevel):描述邏輯門以及邏輯門之間的連接的模型。 （ 5） 開關級 (switchlevel):描述器件中三極管和儲存節(jié)點以及它們之間連接的模 型。 Verilog HDL 常 用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中 顯示 進行時序建模 [14]。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結(jié)構(gòu)組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計 ，包括模擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。但是， Verilog HDL 語言的核心子集非常易于學習和使用，這對大多大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 10 數(shù)建模應用來說已經(jīng)足夠 了 。 Verilog 的主要功能 作為 一種硬件描述語言， Verilog HDL 可以直接描述硬件結(jié)構(gòu)，也可以通過描述系統(tǒng)行為 來 實現(xiàn)建模。 Verilog HDL 的主要特點和功能有 以下幾點 ： （ 1） 描述基本邏輯門，如 and、 or等基本邏輯門都內(nèi)置在語言中，可以直接調(diào)用。 （ 2） 描述基本開關模型，如 nmos、 pmos 和 s 等基本開關都可以直接調(diào)用。 （ 3） 允許用戶定義基元（ UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時序邏輯。 （ 4） Verilog HDL 中 有 兩種數(shù)據(jù)類型，線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件 間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 （ 5） 能夠描述層次設計，可使用模塊實例結(jié)構(gòu)描述任何層次。 （ 6） 設計的規(guī)?？梢允侨我獾?，語言不對設計的規(guī)模（大小）施加任何限制。 （ 7） Verilog HDL 語言的描述能力可以通過使用編程接口（ PLI）進一步擴展。 PLI是允許外部函數(shù)訪問 Verilog HDL 模塊內(nèi)信息，允許設計者與模擬器交互的例程集合。 （ 8） 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，報括進程和隊列級。 （ 9） 能夠使用內(nèi)置開關級原語 ， 在開關級 對設計 進行 完整建模。 （ 10） 同一語言可用于生成模擬激勵和指定測試的驗證 的 約束條件。 （ 11） Verilog HDL 不僅能夠在 RTL 上進行設計描述，而且能夠在體系結(jié)構(gòu)級和算法級 的 行為上進行設計描述。 （ 12） 能夠使用門和模塊實例化語句在結(jié)構(gòu)級 上 進行結(jié)構(gòu)描述。 （ 13） Verilog HDL 具有混合方式建模的能力，即設計中每個模塊均可以在不同設計層次上建模。 （ 14） Verilog HDL具有內(nèi)置 算術運算符、邏輯運算符、位運算符。 （ 15） 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 （ 16） 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 （ 17） 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)，并且提供了條件、 ifelse、 case、循環(huán)程序結(jié)構(gòu)。 Verilog的基 礎 語法 Verilog 的設計初衷是成為一種基本語法與 C 語言 相近的硬件描述語言。這是因為 C語言在 Verilog 設計之初，已經(jīng)在許多領域 中 得到廣泛應用， C 語言的許多語言要素已經(jīng)被許多人 所 習慣。一種與 C 語言相似的硬件描述語言，可以讓電路設計人員更容易學習和接受。不過， Verilog 與 C 語言還是存在許多差別。另外，作為一種與普通計算機編程語言不同的硬件描述語言，它還具有一些獨特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等?？偟膩碚f，具備 C 語言的設計人員將能夠很快掌握 [7]。 大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 11 Verilog 的基本設計單元是 “ 模塊 ” (block)。一個模塊是由兩部分組成：一部分描述接口信息，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。 根據(jù)常見的 Verilog HDL 程序 可以總結(jié)出以下特征 [14]: (1) Verilog HDL 程序是由模塊 所 構(gòu)成的。 每個模塊的內(nèi)容都是嵌在 module 和 endmodule 這 兩個語句之間 的 ，每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。 (2) 每個模塊首先要進行端口定義，并說明輸入 (input)和輸出 (output)，然后對模塊 的功能進行邏輯描述。 (3) Verilog HDL 程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分多行 寫。 (4) 除了 endmodule 語句外，每個語句的最后必須 要加 分號。 (5) 可以用 /* ? */和 / / ? 對 Verilog HDL 程序的任何部分作注釋。 由此我們可 以得出 Verilog HDL 語言的基礎語法 有以下幾點 [14]： 首先， Verilog HDL 程序是由模塊構(gòu)成的。 Verilog HDL 結(jié)構(gòu)完全嵌在 module 和endmodule 聲明語句之間， 每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。 每個Verilog 程序包括 4 個主要部分 ： 端口定義， I/0