【文章內(nèi)容簡(jiǎn)介】 層次顯示窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：打開平面圖編輯器或?qū)⑵鋷е燎芭_(tái)。 ? ：打開編譯器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：打開仿真器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：打開時(shí)序分析器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：打開編程器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：指定工程名。 ? ：將工程名設(shè)置為和當(dāng)前文件名一樣。 ? ：打開當(dāng)前工程的頂層設(shè)計(jì)文件或?qū)⑵鋷е燎芭_(tái)。 ? ：保存所有打開的編譯器輸入文件，并檢查當(dāng)前工程的語(yǔ)法和其他基本錯(cuò)誤。 ? ：保存工程內(nèi)所有打開的設(shè)計(jì)文件，并啟動(dòng)編譯器。 ? ：保存工程內(nèi)所有打開的仿真器輸入文件，并啟動(dòng)仿真器。 圖 24 Quartus II 編輯輸入原理圖界面 Quartus II 的優(yōu)點(diǎn)：該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 8 可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。該軟件具有開放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì) 庫(kù)、模塊化工具等特點(diǎn) ， 支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi) 部 嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)外， 還 提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 對(duì) 軟硬 器件的支持 ： Quartus II 支持 Altera 公司的 MAX 3000A 系列、MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、FLEX 6000 系列 等 ，支持 MAX7000/MAX3000 等乘積項(xiàng)器件。支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。支持 IP核，包含了 LPM/Mega Function 宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab 和 Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 Quartus II 對(duì)第三方 EDA 工具的支持 ： 對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三 方 EDA 工具。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter的協(xié)作設(shè)計(jì)。 Quartus平臺(tái)與 Cadence、 Exemplar Logic、 Mentor Graphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能， 并 且提升了調(diào)試能力。 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。它是可編程片上系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境，擁有 FPGA 和 CPLD 設(shè)計(jì)的所有階段的解決方案。與其它 EDA 軟件相比較 Quartus II 軟件 的特點(diǎn)主要包括 : (1) 可利用原理圖、結(jié)構(gòu)框圖、 Verilog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。 (2) 芯片 (電路 )平面布局連線編輯。 (3) Logic Lock 增量設(shè)計(jì)方法， 使 用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊。 (4) 功能強(qiáng)大的邏輯綜合工具。 (5) 完備的電路功能仿真與時(shí)序邏輯分析。 (6) 定時(shí)和 時(shí)序分析與關(guān)鍵路徑延時(shí)分析。 (7) 使用 Signal Tap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 (8) 支持軟件源文件的添 加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件。 (9) 使用組合編譯方式可一次完成整體設(shè)計(jì)流程。 (10)自動(dòng)定位編譯 的 錯(cuò)誤。 (11)高效的編程與驗(yàn)證工具。 (12)可讀 入 標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 (13)能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Verilog 的簡(jiǎn)介 Quartus II 設(shè)計(jì)軟件 經(jīng)常使用 Verilog HDL 和 VHDL 這兩種硬件描述語(yǔ)言來(lái)進(jìn)行設(shè)計(jì) ，同時(shí) Verilog HDL 和 VHDL 也 是目前世界上最流行的兩種硬件描述語(yǔ)言（ HDL：大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 9 Hardware Description Language），均為 IEEE 標(biāo)準(zhǔn)，被廣泛地應(yīng)用于基于可編程邏輯器件的 項(xiàng) 目 開 發(fā) 。 二 者 都 是 在 20 世紀(jì) 80 年 代 中 期 開 發(fā) 出 來(lái) 的 ， 前 者 由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購(gòu)）開發(fā)，后者由美國(guó)軍方 所 研發(fā)。 Verilog HDL是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年 末首創(chuàng)的，最初只 是 設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL， 獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣 和 應(yīng)用。 1989 年 CADENCE 公司收購(gòu)了 GDA公司，使得 Verilog HDL成為了該公司的獨(dú)家專利。 1990 年 CADENCE 公司公開發(fā)表了Verilog HDL， 并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995。 Verilog HDL 在語(yǔ)言描述風(fēng)格上傳承了上一代硬件描述語(yǔ)言的解釋風(fēng)格，所以描述的器件在編譯和綜合時(shí)適應(yīng)能力強(qiáng)，系統(tǒng)可以自動(dòng)優(yōu)化。雖然對(duì)應(yīng)語(yǔ)言的解讀性能較弱 ， 但是仿真以后的糾錯(cuò)能力強(qiáng)。 Verilog HDL 在模型上注重結(jié)構(gòu)和數(shù)據(jù)的解釋 ，所以得到 EDA 生產(chǎn)廠商的喜愛， Verilog HDL 成為了一種開放的商業(yè) EDA 語(yǔ)言 。 Verilog HDL 既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的 Verilog HDL 模型。 Verilog 模型可以是實(shí) 際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： （ 1） 系統(tǒng)級(jí) (system):用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 （ 2） 算法級(jí) (algorithm):用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 （ 3） RTL級(jí) (Register Transfer Level):描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 （ 4） 門級(jí) (gatelevel):描述邏輯門以及邏輯門之間的連接的模型。 （ 5） 開關(guān)級(jí) (switchlevel):描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模 型。 Verilog HDL 常 用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中 顯示 進(jìn)行時(shí)序建模 [14]。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外， Verilog HDL 語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì) ，包括模擬的具體控制和運(yùn)行。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 10 數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠 了 。 Verilog 的主要功能 作為 一種硬件描述語(yǔ)言， Verilog HDL 可以直接描述硬件結(jié)構(gòu)，也可以通過(guò)描述系統(tǒng)行為 來(lái) 實(shí)現(xiàn)建模。 Verilog HDL 的主要特點(diǎn)和功能有 以下幾點(diǎn) ： （ 1） 描述基本邏輯門，如 and、 or等基本邏輯門都內(nèi)置在語(yǔ)言中，可以直接調(diào)用。 （ 2） 描述基本開關(guān)模型，如 nmos、 pmos 和 s 等基本開關(guān)都可以直接調(diào)用。 （ 3） 允許用戶定義基元（ UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時(shí)序邏輯。 （ 4） Verilog HDL 中 有 兩種數(shù)據(jù)類型，線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件 間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 （ 5） 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 （ 6） 設(shè)計(jì)的規(guī)?？梢允侨我獾?，語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大小）施加任何限制。 （ 7） Verilog HDL 語(yǔ)言的描述能力可以通過(guò)使用編程接口（ PLI）進(jìn)一步擴(kuò)展。 PLI是允許外部函數(shù)訪問(wèn) Verilog HDL 模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。 （ 8） 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，報(bào)括進(jìn)程和隊(duì)列級(jí)。 （ 9） 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ) ， 在開關(guān)級(jí) 對(duì)設(shè)計(jì) 進(jìn)行 完整建模。 （ 10） 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證 的 約束條件。 （ 11） Verilog HDL 不僅能夠在 RTL 上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)和算法級(jí) 的 行為上進(jìn)行設(shè)計(jì)描述。 （ 12） 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí) 上 進(jìn)行結(jié)構(gòu)描述。 （ 13） Verilog HDL 具有混合方式建模的能力，即設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 （ 14） Verilog HDL具有內(nèi)置 算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 （ 15） 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。 （ 16） 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。 （ 17） 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)，并且提供了條件、 ifelse、 case、循環(huán)程序結(jié)構(gòu)。 Verilog的基 礎(chǔ) 語(yǔ)法 Verilog 的設(shè)計(jì)初衷是成為一種基本語(yǔ)法與 C 語(yǔ)言 相近的硬件描述語(yǔ)言。這是因?yàn)?C語(yǔ)言在 Verilog 設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域 中 得到廣泛應(yīng)用， C 語(yǔ)言的許多語(yǔ)言要素已經(jīng)被許多人 所 習(xí)慣。一種與 C 語(yǔ)言相似的硬件描述語(yǔ)言，可以讓電路設(shè)計(jì)人員更容易學(xué)習(xí)和接受。不過(guò)， Verilog 與 C 語(yǔ)言還是存在許多差別。另外，作為一種與普通計(jì)算機(jī)編程語(yǔ)言不同的硬件描述語(yǔ)言，它還具有一些獨(dú)特的語(yǔ)言要素，例如向量形式的線網(wǎng)和寄存器、過(guò)程中的非阻塞賦值等?？偟膩?lái)說(shuō)，具備 C 語(yǔ)言的設(shè)計(jì)人員將能夠很快掌握 [7]。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 11 Verilog 的基本設(shè)計(jì)單元是 “ 模塊 ” (block)。一個(gè)模塊是由兩部分組成：一部分描述接口信息，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。 根據(jù)常見的 Verilog HDL 程序 可以總結(jié)出以下特征 [14]: (1) Verilog HDL 程序是由模塊 所 構(gòu)成的。 每個(gè)模塊的內(nèi)容都是嵌在 module 和 endmodule 這 兩個(gè)語(yǔ)句之間 的 ，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 (2) 每個(gè)模塊首先要進(jìn)行端口定義，并說(shuō)明輸入 (input)和輸出 (output)，然后對(duì)模塊 的功能進(jìn)行邏輯描述。 (3) Verilog HDL 程序的書寫格式自由，一行可以寫幾個(gè)語(yǔ)句，一個(gè)語(yǔ)句也可以分多行 寫。 (4) 除了 endmodule 語(yǔ)句外，每個(gè)語(yǔ)句的最后必須 要加 分號(hào)。 (5) 可以用 /* ? */和 / / ? 對(duì) Verilog HDL 程序的任何部分作注釋。 由此我們可 以得出 Verilog HDL 語(yǔ)言的基礎(chǔ)語(yǔ)法 有以下幾點(diǎn) [14]： 首先， Verilog HDL 程序是由模塊構(gòu)成的。 Verilog HDL 結(jié)構(gòu)完全嵌在 module 和endmodule 聲明語(yǔ)句之間， 每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 每個(gè)Verilog 程序包括 4 個(gè)主要部分 ： 端口定義， I/0