【正文】 、 TCM 編碼、 Turbo 碼等都是 信道 編碼的研究范疇 [11]。信道編碼技術(shù)正是用來(lái)改善通信可靠性問(wèn)題的主要技術(shù)手段之一。 這 時(shí) 就 需 求我們 去 尋找一種 辦法 ，能夠 在確保通信系統(tǒng)的可靠性與高效性的基礎(chǔ)上 來(lái) 減少數(shù)據(jù)傳輸過(guò)程中的誤比特率。 本次設(shè)計(jì) 首先介紹了 EDA 的硬件描述語(yǔ)言 Verilog 和仿真調(diào)試軟件 QuartusII，然后介紹了 FPGA 的 發(fā)展歷程和產(chǎn)品特性，借此選出合適的 FPGA 的芯片 ，最后介紹了漢明碼 。 大連交通大學(xué)信息工程學(xué)院 畢 業(yè) 設(shè) 計(jì) (論 文 ) 題 目 基于 FPGA 的漢明碼譯碼器的設(shè)計(jì) 學(xué)生姓名 蘆 斌 專業(yè)班級(jí) 信息工程 092 指導(dǎo)教師 徐 佳 職 稱 講 師 所在單位 電氣工程系 信息工程教研室 教研室 主任 石桂名 完成日期 20xx年 6 月 28 日 摘 要 在數(shù)字通訊 的 系統(tǒng) 中，數(shù)字信號(hào)在傳輸 的 過(guò)程中容易受到干擾，造成碼元 波形破壞，使 得 接收端接收到的信號(hào)發(fā)生錯(cuò)誤 的 判決。 通過(guò) 了解 漢明碼的理論知識(shí) 來(lái) 掌握 漢明碼 的 譯碼原理 ，然后經(jīng)過(guò)理解和 分析 設(shè)計(jì) 出實(shí)現(xiàn) 漢明碼 譯碼 的算法，并且 使用 Verilog 語(yǔ)言 在 QuartusII 軟件 里 完成了 基于 FPGA 的漢明碼譯碼器 的編程和仿真實(shí)現(xiàn) 。信道編碼 就 是減少數(shù)字信號(hào)誤比特率的主要手段之一。 在 實(shí)際應(yīng)用中，一個(gè)通信系統(tǒng)一般包含信道編碼和信道譯碼兩個(gè)模塊 [2] 。 漢明碼是信道編碼 比較 好的選擇。與一般的編碼相比 漢明碼 具有比較高效率，同時(shí) 也 是分組碼的典型代表，是深入研究其他分組碼的基礎(chǔ)，也是研究其他非分組碼（如循環(huán)碼）的基礎(chǔ) 。 通過(guò)對(duì)漢明碼的學(xué)習(xí)，使用硬件描述語(yǔ)言 Verilog 設(shè)計(jì)出了漢明碼的譯碼器，并且寫出了源程序 ,最后通過(guò) Quartus II 軟件的仿真實(shí)現(xiàn)。在實(shí)際設(shè)計(jì)方面，我們可以利用學(xué)校的圖書資料和網(wǎng)上資源， 利用 EDA 開(kāi)發(fā) 軟件 Quartus II，使用硬件描述語(yǔ)言 Verilog 來(lái)對(duì)漢明碼譯碼器進(jìn)行設(shè)計(jì)，觀察其可行性， 并 對(duì)結(jié)果進(jìn)行分析。 本文所指的 EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、 PCB 設(shè)計(jì)和 IC 設(shè)計(jì)。 EDA 工具 在 EDA 技術(shù)應(yīng)用中占據(jù)極其重要的位置， EDA 的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全過(guò)程自動(dòng)化，因此，基于計(jì)算機(jī)環(huán)境的 EDA 軟件的支持是必不可少的。 QuartusⅡ 可利用第三方的綜合工具 (如 Leonardo Spectrum、 Synplify Pro、 FPGA Complier II)，并能直接調(diào)用這些工具。定時(shí)分析器可通過(guò)三種不同的分析模式分別對(duì)傳播延時(shí)、時(shí)序邏輯性能和建立 或 保持時(shí)間 來(lái) 進(jìn)行分析。 ? ：將選中的內(nèi)容復(fù)制到剪貼板。 ? ：打開(kāi)時(shí)序分析器窗口或?qū)⑵鋷е燎芭_(tái)。 圖 24 Quartus II 編輯輸入原理圖界面 Quartus II 的優(yōu)點(diǎn)：該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 8 可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。 Quartus II 對(duì)第三方 EDA 工具的支持 ： 對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三 方 EDA 工具。 (2) 芯片 (電路 )平面布局連線編輯。 (10)自動(dòng)定位編譯 的 錯(cuò)誤。 1989 年 CADENCE 公司收購(gòu)了 GDA公司，使得 Verilog HDL成為了該公司的獨(dú)家專利。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： （ 1） 系統(tǒng)級(jí) (system):用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。 Verilog 的主要功能 作為 一種硬件描述語(yǔ)言， Verilog HDL 可以直接描述硬件結(jié)構(gòu)，也可以通過(guò)描述系統(tǒng)行為 來(lái) 實(shí)現(xiàn)建模。 （ 7） Verilog HDL 語(yǔ)言的描述能力可以通過(guò)使用編程接口（ PLI）進(jìn)一步擴(kuò)展。 （ 14） Verilog HDL具有內(nèi)置 算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。另外，作為一種與普通計(jì)算機(jī)編程語(yǔ)言不同的硬件描述語(yǔ)言，它還具有一些獨(dú)特的語(yǔ)言要素，例如向量形式的線網(wǎng)和寄存器、過(guò)程中的非阻塞賦值等。 (4) 除了 endmodule 語(yǔ)句外，每個(gè)語(yǔ)句的最后必須 要加 分號(hào)。 采用標(biāo)識(shí)符 來(lái) 代表一個(gè)常量 ，這樣 可提高程序的可讀性和可維護(hù)性。 wire 型信號(hào)可以用作任何方程式的輸入，也可以用作 “ assign” 語(yǔ)句或?qū)嵗妮敵?。數(shù)組中的每一個(gè)單元通過(guò)一個(gè)數(shù)組索引進(jìn)行尋址。 每種運(yùn)算符的優(yōu)先級(jí)別 各不相同 ， 優(yōu)先級(jí)從上到下依次遞減，最上面具有最高的優(yōu)先級(jí) 。 case語(yǔ)句是一種多分支語(yǔ)句，可直接處理多分支選擇。 Verilog 的語(yǔ)言優(yōu)勢(shì) Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計(jì)群體，成熟的資源也比其他語(yǔ)言豐富。在中國(guó)很多集成電路設(shè)計(jì)公司都采用 Verilog，但 VHDL 也有一定的市場(chǎng)。與門級(jí)電路圖相比，能夠?qū)﹄娐愤M(jìn)行更加簡(jiǎn)明扼要的描述。不過(guò)如前所述的，在愈來(lái)愈多芯片無(wú)法用開(kāi)設(shè)掩膜 的 模式 生產(chǎn) 后 ，這些芯片 又想 上市，就只好以 FPGA 模式來(lái)生產(chǎn)。 （ 2）降低開(kāi)發(fā)費(fèi)用 因?yàn)?FPGA 具有可測(cè)性及重復(fù)編程能力，如果產(chǎn)品 在出廠前發(fā)現(xiàn)了程序上的錯(cuò)誤，可隨時(shí)修改，擦除重作，更準(zhǔn)確地完成設(shè)計(jì)，不會(huì)導(dǎo)致產(chǎn)品的報(bào)廢，另外， FPGA 母片在出廠時(shí)可進(jìn)行 100%的測(cè)試，因此用戶幾乎不需負(fù)擔(dān) “ NRE” （非循環(huán)工程）的費(fèi)用。在這種情況下， FPGA 企業(yè)也開(kāi)始了相應(yīng)的轉(zhuǎn)型，以適應(yīng)新的發(fā)展需求 [12]。從總的來(lái)看，現(xiàn)在的FPGA 的性能相當(dāng)于 時(shí)代的門列陣，還沒(méi)有達(dá)到固定標(biāo)準(zhǔn)結(jié)構(gòu)程序階段，也可以說(shuō)正處于從單一型供貨向多種供貨的轉(zhuǎn)折期。FPGA 技術(shù)的發(fā)展趨勢(shì)為 [3]： (1) 大容量、低電壓、低功耗 FPGA ： 大容 量 FPGA 是市場(chǎng)發(fā)展的焦點(diǎn)。當(dāng)前具有 IP 內(nèi)核的系統(tǒng)級(jí)FPGA 的開(kāi)發(fā)主要體現(xiàn)在兩個(gè)方面：一方面是 FPGA 廠商將 IP 硬核 (指完成 設(shè)計(jì)的功能單元模塊 )嵌入到 FPGA 器件中，另一方面是大力擴(kuò)充優(yōu)化的 IP 軟核 (指利用 HDL 語(yǔ)言設(shè)計(jì)并經(jīng)過(guò)綜合驗(yàn)證的功能模塊 )，用戶可以直接利用這些預(yù)定義的、經(jīng)過(guò)測(cè)試和驗(yàn)證的 IP 核資源，有效地完成復(fù)雜的片上系統(tǒng)設(shè)計(jì)。 今天的 FPGA 提供大容量，超高速的性能，針對(duì)不同領(lǐng)域優(yōu)化的多平臺(tái) FPGA 以其革命性的能力促使 FPGA 技術(shù)加速進(jìn)入更多的應(yīng)用領(lǐng)域中，并大大縮短了產(chǎn)品的上市時(shí)間。 選擇 FPGA 芯片主要是看 FPGA 片上資源是否能夠滿足你的軟件設(shè)計(jì)要求；還有就是成本，花了大筆錢買來(lái)的 FPGA 卻只用掉一半都不到的資源就有點(diǎn)浪費(fèi)，這種情況就可以把 FPGA 選的低端一些。 Altera 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏 輯設(shè)計(jì)要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能 ，容量大 的 應(yīng)用，如 Startix， StratixII 等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 EP1C3T144C6 芯片擁有 144 個(gè)引腳 ， 其中 板載了 1Mbit 串行配置芯片 EPCS1，支持 AS 和 JTAG 兩種配置方式；有 5V/ 的 DC 電源供電，內(nèi)部產(chǎn)生核壓 、 I/O電壓 ； PLL 電源電路進(jìn)行濾波處理，更加穩(wěn)定可靠；板載 25MHz 有源晶振，預(yù)留1 個(gè)未焊接晶振接口 ；還有 4 個(gè)獨(dú)立按鍵、 2 個(gè)復(fù)用 LED、 1 個(gè)串口、 1 個(gè) SD卡接口、1 個(gè) 256 色 VGA 接口 、 1 個(gè) 64MBit(4*1M*256Bit) SDRAM、 8 位撥碼開(kāi)關(guān)、 1 個(gè)復(fù)位按鍵 、 4 位數(shù)碼管，僅使用 3 個(gè) I/O 口控制，由兩個(gè) 74HC595 芯片實(shí)現(xiàn)、 2 個(gè) 20PIN 的擴(kuò)展接口，供 用戶 任意發(fā)揮 、 1 個(gè) FPGA 重配置按鍵 等芯片的 內(nèi)置信息 。其次，線性碼傳送信息更快 ， 而且碼的所有碼字 均 可由它的基底表示，線性碼的最小距離和它的最小重量相等 [1]。對(duì)于 （ n，k） 線性碼來(lái)說(shuō)， 個(gè)碼字中所有可能碼字對(duì)之間的漢明距離中最小的距離稱為該碼的最小漢明距離，用 dmin 表示，這是衡量這種編碼 檢錯(cuò)和糾錯(cuò)能力的重要參數(shù)。 圖 41 漢明碼碼字組成 如果這種糾錯(cuò)碼的糾錯(cuò)能力為糾正 1 個(gè)差錯(cuò)，則應(yīng)滿足如下基本條件 : 21nk kr? ? ? ? () 當(dāng)上式取等號(hào)時(shí)則稱漢明碼 (Hamming Code)。定義線性分組碼的加法 為模二加法 ，乘法為二進(jìn)制乘法。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 19 4 漢明碼 譯碼 系統(tǒng) 模塊設(shè)計(jì)與實(shí)現(xiàn) 漢明碼的原理 在 （ n， k） 分組碼中，若監(jiān)督元是按線性關(guān)系相加而得到的，則稱其為線性分組碼。 由于漢明碼 碼 譯碼器的功能比較簡(jiǎn)單，因此 選用 低端 FPGA 芯片已經(jīng)足以實(shí)現(xiàn)所需功能，所以我們選擇 Altera 公司 Cyclone 系列 的 EP1C3T144C6， 下圖為芯片原理圖： 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 18 圖 31 EP1C3T144C6 原理圖 EP1C3T144C6 芯片 的處理數(shù)據(jù)的速度能達(dá)到 ns 級(jí)。 FPGA是現(xiàn)場(chǎng)可編程邏輯器件，不存在不同的 FPGA 芯片實(shí)現(xiàn)特定的功能，這完全取決于開(kāi)發(fā)者的程序編寫。隨著器件復(fù)雜性的增加，設(shè)計(jì)人員需要更精密復(fù)雜的工具，定位在 FPGA設(shè)計(jì)上的 EDA 工具也面臨著更大的發(fā)展契機(jī) 。 FPGA 價(jià)格較低廉，能在現(xiàn)場(chǎng)進(jìn)行編程，但它們體積大、能力有限，而且功耗比ASIC 大。 20xx 年 Altera 推出了 65nm 工藝的 StratixIII 系列芯片，其容量為 67200 個(gè) L E (Logic Element，邏輯單元 )， Xilinx 推出的 65nm工藝的 VitexVI系列芯片，其容量為 33792個(gè) Slices (一個(gè) Slices約等于 2 個(gè) L E)。 FPGA 的發(fā)展 趨勢(shì) 了解 FPGA 的近年來(lái)發(fā)展后，最后也必須了解一下 FPGA 業(yè)者的發(fā)展趨勢(shì)，事實(shí)上90 年代后期 FPGA 市場(chǎng)就已經(jīng)過(guò)一番激烈整合，許多業(yè)者不是退出 PLD(可程序化邏輯裝置 )市場(chǎng)，就是出售其 PLD 業(yè)務(wù)部門，或?qū)?PLD 業(yè)務(wù)部門分立成獨(dú)立公司，或購(gòu)并等。此外， FPGA 企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來(lái)越苛刻的低功耗需求。 （ 4）使用靈活 FPGA 內(nèi)部有豐富的觸發(fā)器、輸入輸出引線，每個(gè)引線可具有不同的功能，所以使用非常 的 靈活。 正因如此，近年來(lái) FPGA 不斷搶食 ASIC 市場(chǎng)，迫使 ASIC 業(yè)者不得不推出策略因應(yīng)，最顯著的策略就是提出結(jié)構(gòu)化 ASIC(Structured ASIC) ，或者也稱為平臺(tái)化ASIC(Platform ASIC)，結(jié)構(gòu)化 /平臺(tái)化 ASIC，期望通過(guò)減少重新開(kāi)設(shè)的掩 膜數(shù)、減少電路修改成本及時(shí)間，使芯片可以更早上市。對(duì)于復(fù)雜的設(shè)計(jì)，如果用門級(jí)原理圖來(lái)表達(dá)，幾乎是無(wú)法理解的。邏輯綜合工具可以將設(shè)計(jì)自動(dòng)轉(zhuǎn)換成任意一種制造工藝版圖。而其他語(yǔ)言設(shè)計(jì)相對(duì)要難一點(diǎn)，像 VHDL 語(yǔ)言，它不是很直觀，需要有 Ada 編程基礎(chǔ)，至少 需 要半年以上的專業(yè)培訓(xùn)才能掌握。 forever語(yǔ)句是可以連續(xù)執(zhí)行的循環(huán)語(yǔ)句； repeat語(yǔ)句是可以連續(xù)執(zhí)行一條語(yǔ)句 n次； while語(yǔ)句是執(zhí)行一條語(yǔ)句直到某個(gè)條件不滿足。下表為 各運(yùn)算符的優(yōu)先級(jí)別 ： 圖 25 各運(yùn)算符的優(yōu)先級(jí)別 最后， 在編寫 Verilog HDL程序是還需要 各種的語(yǔ)句。 其次，在編寫 Verilog HDL程序 是還需要各種的運(yùn)算符。寄存器是數(shù)據(jù)儲(chǔ)存單元的抽象。 變量 是 在程序運(yùn)行過(guò)程中其值 是 可以改變的量 ， 在 Verilog HDL 中變量的數(shù)據(jù)類型有很多種 ，我們這里主要介紹三種： wire 型變量、 reg 型變量和 memory 型變量。 由此我們可 以得出 Verilog HDL 語(yǔ)言的基礎(chǔ)語(yǔ)法 有以下幾點(diǎn) [14]： 首先， Verilog HDL 程序是由模塊構(gòu)成的。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 11 Verilog 的基本設(shè)計(jì)單元是 “ 模塊 ” (block)。 （ 16） 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。 （ 8） 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，報(bào)括進(jìn)程和隊(duì)列級(jí)。 （ 2） 描述基本開(kāi)關(guān)模型，如 nmos、 pmos 和 s 等基本開(kāi)關(guān)都可以直接調(diào)用。此外， Verilog HDL 語(yǔ)