【正文】 成被傳輸?shù)拇a字。 在信 道中傳輸該碼字，如果錯(cuò)誤 了 發(fā)生，信息碼元和冗余碼元之間相互制約 的關(guān)系就 將 會(huì)被破壞 [1]。通過(guò)信道編碼這種方法， 能夠 有效的在接收端克服信號(hào)在無(wú)線信道中傳輸時(shí)受到噪聲和干擾產(chǎn)生的影響。 信道 編碼涉及到的內(nèi)容也 十分 廣泛，前身糾錯(cuò)編碼（ FEC）、線性分組碼（漢明碼、循環(huán)碼）、理德 所羅門碼（ RS 碼）、 FIRE 碼、交織 碼、卷積碼、 TCM 編碼、 Turbo 碼等都是 信道 編碼的研究范疇 [11]。 漢明碼是漢明于 1950 年提出的， 是 具有糾正一位錯(cuò)誤能力的線性分組碼 。 它的突出特點(diǎn)是：編譯碼電路簡(jiǎn)單，易于硬件 的 實(shí)現(xiàn)；用軟件實(shí)現(xiàn)編譯碼算法時(shí)，軟件 的 效率高；而且性能 也 比較好。 本課題的研究意義 本次課程設(shè)計(jì)的任務(wù)就是基于 FPGA， 利用 EDA 的 技術(shù)在 Quartus II 軟件 下用Verilog 語(yǔ)言 來(lái) 實(shí)現(xiàn)漢明碼譯碼 器 的設(shè)計(jì)和仿真。 漢明碼的編碼與譯碼是通信領(lǐng)域的一個(gè)重要研究?jī)?nèi)容。 EDA（ Electronic Design Automation）技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展 而應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自 動(dòng)化工具 [17]。 EDA 技術(shù)的發(fā)展和推廣應(yīng)用，對(duì)高校電子技術(shù)課程 的 教學(xué)思想、教學(xué)方法和教學(xué)目標(biāo)產(chǎn)生 了 深遠(yuǎn) 的影響， 是 電子、信息、通信、電氣等電類相關(guān)專業(yè)的基礎(chǔ)學(xué)科。 同時(shí)，選擇 FPGA的芯片和外圍元器件，設(shè)計(jì)出硬件的原理圖 ， 將理論和實(shí)踐結(jié)合起來(lái) ，對(duì)以后的實(shí)際工作 提供很多的經(jīng)驗(yàn) 。 主要研究漢明碼 編 、譯 碼的原理和方法， 基于 FPGA 使用 EDA 開(kāi)發(fā) 軟件 Quartus II 上實(shí)現(xiàn) 漢明碼 譯碼器的設(shè)大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 3 計(jì) 。滿足 電路簡(jiǎn)單，成本低，開(kāi)發(fā)周期短，執(zhí)行速度高，升級(jí)方便等特點(diǎn)。通過(guò)分析設(shè)計(jì)出實(shí)現(xiàn)譯碼的算法，并且 使用 Verilog 語(yǔ)言 在 Quartus II 軟件 里 完成了基于 FPGA 的 漢明碼譯碼器 的編程和仿真實(shí)現(xiàn) 。 本課題可行性的分析 本課題以理論研究和實(shí)驗(yàn)分析相結(jié)合的方式進(jìn)行。 圖 12 譯碼流程圖 在 實(shí)際操作方面，我們可以 借鑒科學(xué)工作者已得出的結(jié)論，另外其跨專業(yè)的技術(shù)不多，所以也很少給設(shè)計(jì)帶來(lái)不便。 漢明碼接收碼組 漢明碼譯碼器系統(tǒng) 正確的漢明碼信息碼 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 4 2 EDA 的基礎(chǔ)知識(shí)與集成 運(yùn)行 環(huán)境 EDA 概念 EDA（ Electronic Design Automation）即電子 設(shè)計(jì)自動(dòng)化，是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計(jì)為靈魂，計(jì)算機(jī)軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐沸酒?ASIC(Application Specific Integrated Circuit)為目的的一門新興技術(shù) [17]。 現(xiàn)在對(duì) EDA 的概念或范圍用得很寬 ， 包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用 [1]。 目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門 中 廣泛使用。 本次畢業(yè)設(shè)計(jì)實(shí)現(xiàn)的核心技術(shù)即為 EDA 相關(guān)技術(shù)。 EDA 技術(shù)是 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本 設(shè)計(jì)方法 是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí) 現(xiàn)，然后采用硬件描述語(yǔ)言（ HDL）完成系統(tǒng)行為級(jí) 的 設(shè)計(jì)，最后通過(guò)綜合器和適配器 來(lái) 生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法 [7]。 EDA 設(shè)計(jì)的實(shí)現(xiàn)目標(biāo)： （ 1） 印刷電路板設(shè)計(jì)； （ 2） 集成電路（ IC 或 ASIC）設(shè)計(jì)；（ 3） 可編程邏輯器件（ FPGA/CPLD）設(shè)計(jì)； （ 4） 混合電路設(shè)計(jì)。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同進(jìn)還大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 5 可以進(jìn)行 PCB 自動(dòng)布局布線， 還 可 以 輸出多種網(wǎng)表文件 ， 與第三方軟件接口。 EDA工具大致可以分為 以 下 5 個(gè)模塊 :設(shè)計(jì)輸入編輯器； HDL 綜合器； 仿真器； 適配器（或布局布線器）；下載器 [7]。 QuartusⅡ 的軟件介紹 QuartusⅡ是 Altera 公司提供的 FPGA/CPLD 集成開(kāi)發(fā)軟件， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。在 QuartusⅡ上可以完成設(shè)計(jì)輸入、 布新布局 (適配 )、 HDL 綜合、仿真和選擇以及硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境 ， 使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、處理和器件編程。 QuartusⅡ 設(shè)計(jì)完全支持 VHDL、 Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 同 時(shí) ， QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具 (如 Model Sin)。 用 Quartus II 軟件進(jìn)行設(shè)計(jì)開(kāi)發(fā)的流程圖 21 所示 ： 圖 21 Quartus II 軟件設(shè)計(jì)開(kāi)發(fā) 流程圖 設(shè)計(jì)輸入 編譯 修改設(shè)計(jì) 編程下載 仿真與定時(shí)分析 在線測(cè) 試 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 6 其開(kāi)發(fā)步驟為： （ 1）設(shè)計(jì)輸入： 設(shè)計(jì) 輸入就是設(shè)計(jì)者 將所設(shè)計(jì)的電路或系統(tǒng)以開(kāi)發(fā)軟件要求的某種形式表達(dá)出來(lái)，并送入計(jì)算機(jī)的過(guò)程。 （ 2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，如器件 的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析、仿真和編程使用。仿真包括功能仿真和時(shí)序仿真。 （ 4）編程與驗(yàn)證：用得到的編程文件通過(guò)編程電纜配置 PLD，加入實(shí)際激勵(lì)，進(jìn)行在線測(cè)試。 Quartus II 軟件的工作環(huán)境如 圖 22 所示 ： 圖 22 Quartus II 管理器窗口 圖 23 Quartus II 工具欄 工具按鈕 層次結(jié)構(gòu)顯示 信息提示窗口 工作區(qū) 菜單欄 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 7 表 21 工具欄 各按鈕的基本功能 ? ：建立一個(gè)新的圖形、文本、波形或是符號(hào)文件。 ? ：保存當(dāng)前文件。 ? ：將選中的內(nèi)容剪切到剪貼板。 ? ：粘貼剪貼板的內(nèi)容到當(dāng)前文件中。 ? ：?jiǎn)螕舸税粹o后再單擊窗口的任何部位，將顯示相關(guān)幫助文檔。 ? ：打開(kāi)平面圖編輯器或?qū)⑵鋷е燎芭_(tái)。 ? ：打開(kāi)仿真器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：打開(kāi)編程器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：將工程名設(shè)置為和當(dāng)前文件名一樣。 ? ：保存所有打開(kāi)的編譯器輸入文件，并檢查當(dāng)前工程的語(yǔ)法和其他基本錯(cuò)誤。 ? ：保存工程內(nèi)所有打開(kāi)的仿真器輸入文件，并啟動(dòng)仿真器。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì) 庫(kù)、模塊化工具等特點(diǎn) ， 支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi) 部 嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab 和 Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。 Quartus平臺(tái)與 Cadence、 Exemplar Logic、 Mentor Graphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。與其它 EDA 軟件相比較 Quartus II 軟件 的特點(diǎn)主要包括 : (1) 可利用原理圖、結(jié)構(gòu)框圖、 Verilog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。 (3) Logic Lock 增量設(shè)計(jì)方法， 使 用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊。 (5) 完備的電路功能仿真與時(shí)序邏輯分析。 (7) 使用 Signal Tap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 (9) 使用組合編譯方式可一次完成整體設(shè)計(jì)流程。 (11)高效的編程與驗(yàn)證工具。 (13)能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 二 者 都 是 在 20 世紀(jì) 80 年 代 中 期 開(kāi) 發(fā) 出 來(lái) 的 ， 前 者 由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購(gòu)）開(kāi)發(fā)，后者由美國(guó)軍方 所 研發(fā)。 1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL， 獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣 和 應(yīng)用。 1990 年 CADENCE 公司公開(kāi)發(fā)表了Verilog HDL， 并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995。雖然對(duì)應(yīng)語(yǔ)言的解讀性能較弱 ， 但是仿真以后的糾錯(cuò)能力強(qiáng)。 Verilog HDL 既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。 Verilog 模型可以是實(shí) 際電路的不同級(jí)別的抽象。 （ 2） 算法級(jí) (algorithm):用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 （ 4） 門級(jí) (gatelevel):描述邏輯門以及邏輯門之間的連接的模型。 Verilog HDL 常 用于從算法級(jí)、門級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中 顯示 進(jìn)行時(shí)序建模 [14]。所有這些都使用同一種建模語(yǔ)言。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。但是， Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 10 數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠 了 。 Verilog HDL 的主要特點(diǎn)和功能有 以下幾點(diǎn) ： （ 1） 描述基本邏輯門，如 and、 or等基本邏輯門都內(nèi)置在語(yǔ)言中，可以直接調(diào)用。 （ 3） 允許用戶定義基元（ UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時(shí)序邏輯。線網(wǎng)類型表示構(gòu)件 間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 （ 6） 設(shè)計(jì)的規(guī)模可以是任意的，語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。 PLI是允許外部函數(shù)訪問(wèn) Verilog HDL 模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。 （ 9） 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ) ， 在開(kāi)關(guān)級(jí) 對(duì)設(shè)計(jì) 進(jìn)行 完整建模。 （ 11） Verilog HDL 不僅能夠在 RTL 上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)和算法級(jí) 的 行為上進(jìn)行設(shè)計(jì)描述。 （ 13） Verilog HDL 具有混合方式建模的能力，即設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 （ 15） 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。 （ 17） 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)，并且提供了條件、 ifelse、 case、循環(huán)程序結(jié)構(gòu)。這是因?yàn)?C語(yǔ)言在 Verilog 設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域 中 得到廣泛應(yīng)用， C 語(yǔ)言的許多語(yǔ)言要素已經(jīng)被許多人 所 習(xí)慣。不過(guò)， Verilog 與 C 語(yǔ)言還是存在許多差別?？偟膩?lái)說(shuō)，具備 C 語(yǔ)言的設(shè)計(jì)人員將能夠很快掌握 [7]。一個(gè)模塊是由兩部分組成：一部分描述接口信息，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。 每個(gè)模塊的內(nèi)容都是嵌在 module 和 endmodule 這 兩個(gè)語(yǔ)句之間 的 ，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 (3) Verilog HDL 程序的書寫格式自由，一行可以寫幾個(gè)語(yǔ)句，一個(gè)語(yǔ)句也可以分多行 寫。 (5) 可以用 /* ? */和 / / ? 對(duì) Verilog HDL 程序的任何部分作注釋。 Verilog HDL 結(jié)構(gòu)完全嵌在 module 和endmodule 聲明語(yǔ)句之間， 每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次