【正文】 影響， 是 電子、信息、通信、電氣等電類相關(guān)專業(yè)的基礎(chǔ)學(xué)科。 漢明碼的編碼與譯碼是通信領(lǐng)域的一個重要研究內(nèi)容。 它的突出特點(diǎn)是：編譯碼電路簡單，易于硬件 的 實(shí)現(xiàn)；用軟件實(shí)現(xiàn)編譯碼算法時，軟件 的 效率高；而且性能 也 比較好。 信道 編碼涉及到的內(nèi)容也 十分 廣泛，前身糾錯編碼（ FEC）、線性分組碼（漢明碼、循環(huán)碼）、理德 所羅門碼（ RS 碼）、 FIRE 碼、交織 碼、卷積碼、 TCM 編碼、 Turbo 碼等都是 信道 編碼的研究范疇 [11]。 在信 道中傳輸該碼字，如果錯誤 了 發(fā)生，信息碼元和冗余碼元之間相互制約 的關(guān)系就 將 會被破壞 [1]。信道編碼技術(shù)正是用來改善通信可靠性問題的主要技術(shù)手段之一。為了提高可靠性，可以在二進(jìn)制信息序列中以受控的方式引入一些冗余碼元（即監(jiān)督碼元），使他們滿足一定的約束關(guān)系，以期達(dá)到檢錯和糾錯的目的。 這 時 就 需 求我們 去 尋找一種 辦法 ，能夠 在確保通信系統(tǒng)的可靠性與高效性的基礎(chǔ)上 來 減少數(shù)據(jù)傳輸過程中的誤比特率。 in the meantime, according to its requirement, select a FPGA chip and external ponents, finally create the hardware entity, bine the theory with practice. Key words： Hamming Decoder FPGA Verilog language QuartusII 目 錄 1 前 言 ............................................................. 1 選題背景 ........................................................... 1 本課題的研究意義 ................................................... 2 本 課題研究目標(biāo) 及主要任務(wù) ........................................... 2 本 課題可行性分析 ................................................... 3 2 EDA的基礎(chǔ)知識 與集成運(yùn)行 環(huán)境 ..................................... 4 EDA 概念 .......................................................... 4 QuartusⅡ 的軟件介紹 ............................................... 5 Verilog 的簡介 ...................................................... 8 Verilog 的主要功能 ............................................ 10 Verilog 的基 礎(chǔ) 語法 ............................................ 10 Verilog 的 語言優(yōu)勢 ............................................ 13 3 FPGA的簡介 ....................................................... 14 FPGA 的 發(fā)展歷程 .................................................. 14 FPGA 的 產(chǎn)品特性及發(fā)展現(xiàn)狀 ........................................ 14 FPGA 的發(fā)展 趨勢 .................................................. 15 FPGA 的 硬件介紹 .................................................. 17 4 漢明碼 譯碼 系統(tǒng)模塊設(shè)計與實(shí)現(xiàn) .................................... 19 漢明碼的原理 ...................................................... 19 漢明碼的定義 ................................................. 19 漢明碼的 監(jiān)督矩陣 H ........................................... 21 漢明碼的生成矩陣 G ........................................... 22 漢明碼的 校正子（伴隨式） S.................................... 22 漢明碼的譯碼器設(shè)計 ................................................ 24 譯碼器的流程圖設(shè)計 ........................................... 25 譯碼 器的代碼設(shè)計 ............................................. 25 譯碼 器的 仿真，調(diào)試與分析 ..................................... 27 基于 FPGA 的 漢明碼譯碼器硬件設(shè)計 ................................. 30 結(jié) 論 ............................................................... 32 謝 辭 ............................................................... 33 參考文獻(xiàn) ............................................................... 34 附 錄 ............................................................... 35 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 1 1 前 言 選題的背景 隨著現(xiàn)代通信技 術(shù)的迅 速 發(fā)展， 其應(yīng)用 的 領(lǐng)域已滲入到社會生活的各個方面， 用戶對通信系統(tǒng)的質(zhì)量 和 對 通信系統(tǒng)數(shù)據(jù)傳輸?shù)目煽啃耘c有效性的要求 也越來越高，通信系統(tǒng)需要具備更高的可靠性、高效率、低復(fù)雜性來適應(yīng)發(fā)展的需求 [4]。 本次設(shè)計 首先介紹了 EDA 的硬件描述語言 Verilog 和仿真調(diào)試軟件 QuartusII，然后介紹了 FPGA 的 發(fā)展歷程和產(chǎn)品特性，借此選出合適的 FPGA 的芯片 ，最后介紹了漢明碼 。 漢 明碼 就 是一種可以糾正差錯的編碼。 大連交通大學(xué)信息工程學(xué)院 畢 業(yè) 設(shè) 計 (論 文 ) 題 目 基于 FPGA 的漢明碼譯碼器的設(shè)計 學(xué)生姓名 蘆 斌 專業(yè)班級 信息工程 092 指導(dǎo)教師 徐 佳 職 稱 講 師 所在單位 電氣工程系 信息工程教研室 教研室 主任 石桂名 完成日期 20xx年 6 月 28 日 摘 要 在數(shù)字通訊 的 系統(tǒng) 中，數(shù)字信號在傳輸 的 過程中容易受到干擾，造成碼元 波形破壞，使 得 接收端接收到的信號發(fā)生錯誤 的 判決。 漢 明碼編譯碼器是 目前 最為常用的數(shù)字通信內(nèi)部器件之一，它被廣泛地應(yīng)用在網(wǎng)絡(luò)傳輸、存儲器校驗(yàn)糾錯以及數(shù)據(jù)安全中。 通過 了解 漢明碼的理論知識 來 掌握 漢明碼 的 譯碼原理 ，然后經(jīng)過理解和 分析 設(shè)計 出實(shí)現(xiàn) 漢明碼 譯碼 的算法，并且 使用 Verilog 語言 在 QuartusII 軟件 里 完成了 基于 FPGA 的漢明碼譯碼器 的編程和仿真實(shí)現(xiàn) 。通信的根本任務(wù)是傳遞信息， 其中 準(zhǔn)確地傳輸數(shù)字信號是數(shù)字通信的一個重要的環(huán)節(jié)。信道編碼 就 是減少數(shù)字信號誤比特率的主要手段之一。但是，由于添加了冗余碼元 (監(jiān)督碼元 )，導(dǎo)致傳輸信息的速率下降；同時，為了提高 效率 ，信號以簡潔、快速的方式傳輸，這樣在遭 受 到干擾和噪聲時，其自我保護(hù)能力大大下降，從而降低了傳輸?shù)目煽啃浴?在 實(shí)際應(yīng)用中，一個通信系統(tǒng)一般包含信道編碼和信道譯碼兩個模塊 [2] 。那么，在接收端對接收到的信息序列按照既定的規(guī)則校驗(yàn)碼字各碼元 間 的約束關(guān)系，從而達(dá)到檢錯、糾錯的目的。 漢明碼是信道編碼 比較 好的選擇。 由于漢明碼的抗干擾能力較強(qiáng)，至今仍是應(yīng)用比較廣泛的一類碼。與一般的編碼相比 漢明碼 具有比較高效率，同時 也 是分組碼的典型代表，是深入研究其他分組碼的基礎(chǔ)，也是研究其他非分組碼（如循環(huán)碼）的基礎(chǔ) 。 本課題利用 EDA 來實(shí)現(xiàn)，與實(shí)際聯(lián)系很大，對將來從事實(shí)際工作和相關(guān)研究具有很大幫助。 通過對漢明碼的學(xué)習(xí)，使用硬件描述語言 Verilog 設(shè)計出了漢明碼的譯碼器，并且寫出了源程序 ,最后通過 Quartus II 軟件的仿真實(shí)現(xiàn)。同時根據(jù)需要，選擇 合適的 FPGA 的芯片和外圍元器件，設(shè)計 外圍 硬件的原理圖，將理論和實(shí)踐結(jié)合起來。在實(shí)際設(shè)計方面，我們可以利用學(xué)校的圖書資料和網(wǎng)上資源， 利用 EDA 開發(fā) 軟件 Quartus II，使用硬件描述語言 Verilog 來對漢明碼譯碼器進(jìn)行設(shè)計，觀察其可行性， 并 對結(jié)果進(jìn)行分析。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量 的 工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程 都 在計算機(jī)上自動處理完成。 本文所指的 EDA技術(shù)，主要針對電子電路設(shè)計、 PCB 設(shè)計和 IC 設(shè)計。 EDA 技術(shù)的優(yōu)勢 [15]：（ 1）采用硬件描述語言，便于復(fù)雜 的 系統(tǒng)設(shè)計（ 2） 擁有 強(qiáng)大的系統(tǒng)建模和電路仿真功能（ 3） 擁 有自主知識產(chǎn)權(quán)（ 4）開發(fā)技術(shù)的標(biāo)準(zhǔn)化和規(guī)范化（ 5）全方位地利用計算機(jī)的自動設(shè)計、仿真和測試（ 6）對設(shè)計者的硬件知識和經(jīng)驗(yàn)要求低。 EDA 工具 在 EDA 技術(shù)應(yīng)用中占據(jù)極其重要的位置， EDA 的核心是利用計算機(jī)完成電子設(shè)計全過程自動化，因此，基于計算機(jī)環(huán)境的 EDA 軟件的支持是必不可少的。 QuartusⅡ在 21 世初 被 推出，是 Altera 老 一代 FPGA/CPLD集成開發(fā)軟件 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 QuartusⅡ 可利用第三方的綜合工具 (如 Leonardo Spectrum、 Synplify Pro、 FPGA Complier II)，并能直接調(diào)用這些工具。通常有 原理圖輸入、 HDL 文本輸入、 EDIF 網(wǎng)表輸入、波形輸入等幾種 輸入 方式。定時分析器可通過三種不同的分析模式分別對傳播延時、時序邏輯性能和建立 或 保持時間 來 進(jìn)行分析。 ? ：打開一個文件，啟動相應(yīng)的編輯器。 ? ：將選中的內(nèi)容復(fù)制到剪貼板。 ? ：打開層次顯示窗口或?qū)⑵鋷е燎芭_。 ? ：打開時序分析器窗口或?qū)⑵鋷е燎芭_。 ? ：打開當(dāng)前工程的頂層設(shè)計文件或?qū)⑵鋷е燎芭_。 圖 24 Quartus II 編輯輸入原理圖界面 Quartus II 的優(yōu)點(diǎn)：該軟件界面友好，使用便捷，功能強(qiáng)大，是一個完全集成化的大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 8 可編程邏輯設(shè)計環(huán)境，是先進(jìn)的 EDA 工具軟件。 Quartus II 對 軟硬 器件的支持 ： Quartus II 支持 Altera 公司的 MAX 3000A 系列、MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、FLEX 6000 系列 等 ，支持 MAX7000/MAX3000 等乘積項器件。 Quartus II 對第三方 EDA 工具的支持 ： 對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三 方 EDA 工具。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計功能，增添了 Fast Fit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能， 并 且提升了調(diào)試能力。 (2) 芯片 (電路 )平面布局連線編輯。 (6) 定時和 時序分析與關(guān)鍵路徑延時分析。 (10)自動定位編譯 的 錯誤。 Verilog 的簡介 Quartus II 設(shè)計軟件 經(jīng)常使用 Verilog HDL 和 VHDL 這兩種硬件描述語言來進(jìn)行設(shè)計 ，同時 Verilog HDL 和 VHDL 也 是目前世界上最流行的兩種硬件描述語言（ HDL：大連交通大