【正文】 碼是編碼的逆過(guò)程，其譯碼相對(duì)于編碼較簡(jiǎn)單。 舉例如下：HDB3碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V符號(hào) V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 第3章 HDB3碼編碼器設(shè)計(jì) HDB3編碼器的設(shè)計(jì)思路從編碼規(guī)則來(lái)分析，這個(gè)設(shè)計(jì)的難點(diǎn)之一是如何判決是否應(yīng)該補(bǔ)“B”，因?yàn)檫@涉及到由現(xiàn)在事件的狀態(tài)決定過(guò)去事件狀態(tài)的問(wèn)題。但在實(shí)際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時(shí)設(shè)置一個(gè)計(jì)數(shù)器計(jì)數(shù)兩個(gè)“V”之間“1”的個(gè)數(shù)，經(jīng)過(guò)4個(gè)碼元時(shí)間后，由一個(gè)判偶電路來(lái)給寄存器發(fā)送是否補(bǔ)“B”的判決信號(hào)，從而實(shí)現(xiàn)補(bǔ)“B”功能。這樣做需要大量的寄存器，同時(shí)電路結(jié)構(gòu)也變的復(fù)雜。最后實(shí)現(xiàn)單極性變雙極性的信號(hào)輸出。另外，如何準(zhǔn)確識(shí)別電路中的“1”、“V”和“B”。解決的方法是利用了雙相碼，將其用二進(jìn)制碼去取代。也可以人為地加入一個(gè)標(biāo)識(shí)符（其最終目的也是選擇輸出“1”的極性）。 HDB3編碼器的設(shè)計(jì)方法本設(shè)計(jì)的思想如前面HDB3編碼原理介紹的那樣首先把消息代碼變換成為AMI碼，然后進(jìn)行V符號(hào)和B符號(hào)的變換，最后完成單極性信號(hào)變成雙極性信號(hào)的變換。各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€(gè)異步的復(fù)位（清零）端口。同時(shí)為了減少后面工作的麻煩，在進(jìn)行插“V”時(shí)，用“11”標(biāo)識(shí)它，“1”用“01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)。在其他條件下，讓原代碼照常輸出。V39。如前考慮,插”V”模塊須設(shè)計(jì)一個(gè)計(jì)數(shù)器(count0),用來(lái)作為插”V”符號(hào)的標(biāo)志。這里使用了一個(gè)技巧來(lái)實(shí)現(xiàn)流程的控制,即在選擇語(yǔ)句(case語(yǔ)句)中嵌套了條件判斷語(yǔ)句(if語(yǔ)句)來(lái)控制雙重條件判斷的執(zhí)行結(jié)果。39。39。39。39。39。39。39。39。39。39。補(bǔ)B模塊流程圖如圖33所示： start endFlag2=0Codeoutb=39。+B39。Codeoutb=codeoutvCodeoutb=codeoutvCodeoutb=codeoutvCodeoutb=39。B39。 Flag2=1Codeoutb=codeoutvCodeoutb=codeoutvothersCodeoutv=39。+139。Codeoutv=39。+v39。Codeoutv=39。139。Codeoutv=39。v39。Flag3=1Flag3=0Flag3=0Flag3=0 Y N N Y注：Codeoutv為V的極性；Codeoutb為補(bǔ)B的碼型；Flag2為前一V碼的極性；Flag3為標(biāo)識(shí)前一非零碼的極性；圖33 補(bǔ)B模塊流程圖圖中補(bǔ)“B”模塊是這個(gè)設(shè)計(jì)遇到的第一個(gè)難點(diǎn)，因?yàn)樗婕暗揭粋€(gè)由現(xiàn)在事件的狀態(tài)決定過(guò)去狀態(tài)的的問(wèn)題。處理難點(diǎn)的思路是：首先把碼元（經(jīng)插“V”處理過(guò)的）放入一個(gè)4位的移位寄存器里，在同步時(shí)鐘的作用下，同時(shí)進(jìn)行是否補(bǔ)“B”的判決，等到碼元從寄存器里出來(lái)的時(shí)候，就可以決定是應(yīng)該變換成“B”符號(hào)，還是照原碼輸出。為了使程序更清晰，用了幾個(gè)元件例化語(yǔ)句（pomemt instantiation），來(lái)說(shuō)明信號(hào)的流向。在這里，當(dāng)前設(shè)計(jì)實(shí)體相當(dāng)于一個(gè)較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個(gè)要插在這個(gè)電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計(jì)實(shí)體中指定的端口則相當(dāng)于這塊電路板上準(zhǔn)備接收此芯片的一個(gè)插座。要進(jìn)行補(bǔ)“B”判決，首先要知道哪一個(gè)是“V”，從前面的程序中我們了解到，“V”已經(jīng)用“11”代替，“1”用“01”代替，從這里就表現(xiàn)出采用雙相碼的優(yōu)點(diǎn)，它輕易地解決了“V”和“1”的差別。由此我們可以將其分別進(jìn)行極性變換來(lái)實(shí)現(xiàn)。如下圖為實(shí)現(xiàn)極性變換功能的流程圖。因此將“V”單獨(dú)拿出來(lái)進(jìn)行極性變換（由前面已知“V”已經(jīng)由“11”標(biāo)識(shí)，所以很好與其他的代碼區(qū)別），余下的“1”和“B”看成一體進(jìn)行正負(fù)交替，這樣就完成了HDB3的編碼。因此在這里采用了雙相碼來(lái)分別表示“1”、“+1”、“0”。由上述的程序下載到FPGA或CPLD中，其輸出結(jié)果并不是“+1”、“1”、“0”的多電平變化波形，而是單極性雙電平信號(hào)，事實(shí)上，程序輸出的是給單/雙變換器的硬件電路地址信號(hào)。單/雙極性變換控制流程圖如圖34所示： Start Codeoutb=”01”＆”10”Codeoutb=”11”Codeoutb=”00”Flag1b=0Flag1b=1Codeout=”00”Flag1b=0Flag1b=1Codeout=”01”Codeout=”10”Codeout=”01”Codeout=”10”Flag1b=flag1bFlag1b=1Flag1b=0 End注：Codeoutb為輸出的碼型；“10”：標(biāo)識(shí)為+1；“01”：標(biāo)識(shí)為1； flag1b：記“+V”或“V”之間的奇偶數(shù) 圖34 單/雙極性變換控制流程圖 HDB3編碼器的頂層設(shè)計(jì)為了使整個(gè)系統(tǒng)看起來(lái)簡(jiǎn)潔明了，本次設(shè)計(jì)采用頂層文件的方法，將各個(gè)模塊建立成元器件，然后在頂層文件中調(diào)用。圖中clk1為編碼器時(shí)鐘，clk2為歸零模塊時(shí)鐘，其中T1=2*T2,從而達(dá)到歸零效果。Dataout3為序列產(chǎn)生的原始碼元，GL1對(duì)應(yīng)于歸零后的dataout1，GL2對(duì)應(yīng)于歸零后的dataout0。對(duì)照GL1和dataout1或者GL2與dataout0，可以發(fā)現(xiàn)原先碼元中的‘1’變成了‘10’，從而達(dá)到了歸零的效果。圖36 編碼仿真圖第四章 HDB3譯碼器的設(shè)計(jì) HDB3譯碼器的設(shè)計(jì)思路根據(jù)編碼規(guī)則，破壞點(diǎn)V脈沖與前一個(gè)脈沖同極性。只要找到V碼，不管V碼前是兩個(gè)“0”碼，一律把取代節(jié)清零，完成了扣V扣B功能，進(jìn)而得到原二元信碼序列。時(shí)鐘提取扣V扣B相加器V碼檢+V碼檢正整流負(fù)整流輸入HDB3碼相加器 雙/單極性變換輸出 V碼檢測(cè)圖41 HDB3譯碼的模型框圖上圖中雙/單極性變換電路有兩個(gè)正負(fù)整流電路組成。V碼檢測(cè)電路包括+V碼檢測(cè)和V碼檢測(cè)兩部分。當(dāng)無(wú)V脈沖時(shí)，傳號(hào)脈沖“+1”和“1”交替出現(xiàn)。時(shí)鐘提取電路用于提取同步時(shí)鐘。由于雙/單極性變換電路涉及到雙極性信號(hào)，無(wú)法在FPGA中實(shí)現(xiàn)，需加外圍硬件電路。+V碼檢測(cè)模塊B的控制下，對(duì)輸入的+B進(jìn)行檢測(cè)。這是因?yàn)樵趦蓚€(gè)+B脈沖之間，存在B脈沖，說(shuō)明第二個(gè)+B脈沖不是+V碼，而只有在連續(xù)兩個(gè)+B脈沖之間無(wú)B脈沖，才能說(shuō)明這兩個(gè)+B脈沖在HDB3碼中，是真正同極性的于是就可以判定第二個(gè)+B脈沖實(shí)際上是+V碼，達(dá)到檢測(cè)+V碼的目的。 B碼控制輸入端+B輸入端 +V輸出端 來(lái)自負(fù)整流電路來(lái)自正整流電路 +V碼輸出 圖42 +V碼檢測(cè)模型框圖2）V碼的檢測(cè)V碼檢測(cè)原理與+V碼檢測(cè)的類似。V碼檢測(cè)模型框如圖43所示。由于該信號(hào)可能包含有B脈沖和V脈沖，因此需要在扣V扣B模塊中，去除V和B脈沖?？紤]到四連0，即V脈沖及其前面的三個(gè)碼元應(yīng)為0碼，所以，可設(shè)置四位的移位寄存器，當(dāng)V碼清零時(shí)，同時(shí)將移存器中的四位碼全變?yōu)?。另外移位四位寄存器起到延時(shí)四位時(shí)鐘周期的作用，以使所檢測(cè)出的V脈沖與信號(hào)流中的V脈沖位置對(duì)齊，保證清零的準(zhǔn)確性。 四位移位寄存器 HDB3碼全波整流信號(hào) HDB3譯碼輸出V碼清零 CLK 圖44 扣V扣B模塊框圖 HDB3譯碼器的頂層設(shè)計(jì)同編碼器一樣，將譯碼器也建成元器件模塊，在頂層文件中調(diào)用，由于是仿真，則不需要進(jìn)行極性轉(zhuǎn)換，將編碼器的兩個(gè)單極性輸出作為譯碼器的輸入。總體來(lái)說(shuō)還是達(dá)到了譯碼的效果的（譯碼程序見(jiàn)附錄）。本次設(shè)計(jì)采用的是頂層文件的方法，先將編碼和譯碼建成元器件，然后在頂層文件中進(jìn)行調(diào)用，在仿真中編碼的輸出時(shí)兩個(gè)單極性的輸出，把它作為譯碼的兩個(gè)單極性輸入，這樣就把編碼和譯碼相互關(guān)聯(lián)起來(lái)了，從而可以進(jìn)行仿真觀察結(jié)果。設(shè)置好硬件后，就可以下載調(diào)試了。選中‘programmer/config’，然后點(diǎn)擊start，開(kāi)始下載。值得注意的是，時(shí)鐘信號(hào)的管腳是固定的，分別為39和90號(hào)管腳，分配時(shí)應(yīng)注意。然后用示波器觀察輸出波形。這個(gè)電路比較簡(jiǎn)單，只是用到了CD4052芯片。