【正文】 gnal firstv:integer range 1 downto 0:=0。signal s2:std_logic_vector(4 downto 0):=00000。event and clk=39。=t0=0。=if t0=3 thenif firstv=0 thenif flag0=0 thencodeoutv=011。flag0=1。codeoutv=000。s0(0)=codeoutv(0)。ds02:dff port map(s0(1),clk,s0(2))。thencase codeoutv iswhen 110=flag3=1。when 111=if flag3=0 thens2(4)=39。s1(4)=s1(3)。039。when others=s2(4)=s2(3)。end process add_b。end if。start:in std_logic。 then if codeout1=39。event and clk2=39。code_GL=code_temp(0)。entity yima is port(data1 :in std_logic。139。139。 reg0(1)。 reg0(1)。 end if。 else data_out=39。30。 then data_out=39。 reg1(4 downto 1)。039。139。039。 signal reg1 :std_logic_vector(4 downto 0)。use 。code_GL=code_temp(1)。end process GL。event and clk2=39。entity GuiLing ISport(codeout1:in std_logic。elsif codeoutb=001or codeoutb=010or codeoutb=011thencodeout=01。s0(4)。end if。s0(4)=s0(3)。flag3=1。s1(4)=s1(3)。event and clkb=39。ds22:dff port map(s2(1),clk,s2(2))。end if。t0=0。elseif flag1=0 thencodeoutv=111。when 39。elsecase codein iswhen 39。beginvclk:clkv=clk after 10 ns。signal clkv:std_logic。signal flag2:integer range 1 downto 0:=1。entity xhdb3 ISport(codein:in std_logic。EVENT ANDCLK=39。end behave。 when 22=dout=39。 when 18=dout=39。 when 14=dout=39。 when 10=dout=39。 when 6=dout=39。 when 2=dout=39。 end if。 then count11=0。use 。[6] 李環(huán)等著. 通信系統(tǒng)仿真設計與應用. 北京：電子工業(yè)出版社，2009年。 通過這次畢業(yè)設計，讓我學到了很多知識，也獲得很多體會，這是自己將平日學的理論知識應用到實際操作中的一次很好的實踐。其芯片結構及管腳接法如圖51所示： VCCoutputCodeout1Codeout0 GND圖51 芯片結構及其接法 電路弄好以后就是焊接了，焊接過程要仔細，布局合理，其焊接電路圖如圖52所示：圖52 極性變換電路實物圖第六章 結論通過一步步有條不紊的分析和思考，更重要的是在設計中，根據(jù)實際情況，對設計初期的思想做不斷完善和改進，因為在設計之前的思路，只能說是一個大體的方向，很多時候，實際的操作和設計要細致和復雜的多，或者原來的想法根本就行不通，得從實際設計的角度一步步來完成了這樣一個系統(tǒng)設計。下載成功后，根據(jù)分配的管腳用線引出，即可用示波器觀察波形。其設計圖如圖45所示：圖45 譯碼頂層模塊圖 HDB3譯碼器的時序仿真對譯碼頂層文件進行編譯仿真，其仿真圖如圖46所示：圖46 譯碼仿真圖仿真波形分析： 圖中dataout3為原始碼元100001000011000011000010，經(jīng)編碼后得到dataout1和dataout0，即為譯碼的兩個輸入，dataout1為高位，dataout0為低位，dataout5即為譯碼的輸出，由圖中可以看到，譯碼的輸出為100001000011000011000010，與理論結果相同，但存在一定的延時。 +B碼控制輸入端B輸入端 V輸出端 來自正整流電路來自負整流電路 V碼輸出圖43 V碼檢測模型框圖 （2）扣V扣B模塊建?？踁扣B模塊有三個輸入信號，即時鐘信號、V碼信號和來自正、負整流輸出的信號。 HDB3譯碼器的設計方法1）V碼檢測模塊的建模1）+V碼檢測為了方便，假設從正整流電路輸出的信號為+B，從負整流電路輸出的信號為B。正整流電路提取正電平碼部分；負整流電路提取負電平部分。從仿真圖中可以看到，序列產生的碼元為100001000011000011000010，編碼后的序列為200021000121200212100120，其中2為10即+1,1為01即1，可以看到仿真的結果與理論是相同的，就是有一定的延時，這是因為編碼器中有移位寄存器，所以存在延時是可能的。要得到所需的結果，僅僅在最后加一個硬件（如四選一數(shù)字開關CC4052）就可以將程序中所定義的“00”、“10”、“01”分別轉換成0、+1，從而達到設計所需結果。根據(jù)這個設計思想，輸入代碼與插“V”及補“B”后的代碼的關系如下：代 碼 ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1插V后: 01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 01 01 補B后：01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 01 01 單/雙極性變換的實現(xiàn)根據(jù)HDB3的編碼規(guī)則，我們可以知道，“V”的極性是正負交替的，余下的“1”和“B”看成一體且是正負交替的，同時滿足“V”的極性與前面的非零碼極性一致。其中還有如何確定是“1”，還是“V”的問題。39。39。39。v39。+v39。在進程(process)中,通過條件控制開關(case語句)完成插”V”功能。HDB3碼的編碼器模型框圖如圖31所示： 單/雙極性變換 補“B”插“V” AMI碼 HDB3碼圖31 HDB3碼的編碼器模型框圖 插V模塊的設計插“V”模塊的功能實際上就是對消息代碼里的四連0串的檢測即當出現(xiàn)四個連0串的時候，把第四個“0”變換成為符號“V”（“V”可以是邏輯“1”——高電平），而在其他情況下，則保持消息代碼的原樣輸出。因為“V”和“B”符號是人為標識的符號，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”。按照實時信號處理的理論，這是沒辦法實現(xiàn)的。在做譯碼時必須提供位同步信號。消息代碼：0 1 1 1 0 0 1 0 、AMI 碼：0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、AMI碼的特點：（1） 無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。為使基帶信號能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號變化，這種變化過程事實上就是編碼過程。其次，傳輸碼型中應含有定時時鐘信息，以利于收端定時時鐘的提取，在基帶傳輸系統(tǒng)中，定時信息是在接收端再生原始信息所必需的?？紤]到當數(shù)字信號進行長距離傳輸時要求線路傳輸碼型的頻譜不含直流分量，并且只有很少的低頻分量和高頻分量。在數(shù)字通信中，有些場合可不經(jīng)過載波調制和解調過程，而對基帶信號進行直接傳輸。 舉例如下。在通信的終端需將他們譯碼為NRZ碼才能送給數(shù)字終端機或數(shù)/模轉換電路。 舉例如下：HDB3碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V符號 V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1