【正文】 揚聲器按預定的要求響起30秒，通過此次實驗，我了解了EDA強大的硬件功能，通過學習VHDL語言，對系統(tǒng)的各個模塊進行編寫程序、調(diào)試、仿真，到運行。計時器在秒計時到59秒時向分進位，然后清零后重新開始進行60進制的計數(shù)。單擊Start按鈕即進入對目標器件FPGA的配置下載。，選擇工在作模式3下驗證。 頂層設計及原理圖頂層模塊說明：頂層設計即把電路的各個模塊放在一個頂層模塊中，建立一個TOP頂層文件，在這個模塊中分別完成每一個模塊的編譯，統(tǒng)一設定結(jié)束時間為40us。039。 ELSIF (q33=00010001 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。q2=s2。 q33=h2 amp。END ENTITY ring。 打鈴功能模塊打鈴功能模利用IF語句實現(xiàn)時間控制，在預設的鈴聲響起的時間給C一段連續(xù)的30秒的高電平，30秒的高電平控制是用IF語句判斷秒計數(shù)器的計數(shù)實現(xiàn)的。END CASE。WHEN 10=fen=39。039。 IF a=2 THEN a=00。 調(diào)時模塊的控制，調(diào)時信號輸入 fen,shi:OUT STD_LOGIC。q2=q22。139。ARCHITECTURE art OF hour IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。END ARCHITECTURE art。139。139。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。給定固定頻率的時鐘信號，輸入計數(shù)60秒的秒計數(shù)器模塊電路，等待計數(shù)到60秒的瞬間，進位至60分的分計數(shù)器模塊電路加1后，秒計數(shù)器電路同時清為零重新計時。（3） 增加一個自動校時模塊，可以進行校時，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。17點以后再出現(xiàn)的打鈴間隔時間，鈴聲也不會再響起，直到第二天的早晨重新開始從8點正常計時響鈴。它還支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。本次畢業(yè)設計就利用VHDL 語言的強大的電路描述和建模能力設計基于FPGA的電子時鐘，可以提高利用計算機輔助設計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)的能力。 FPGA/CPLD簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它的硬件描述能力強,能輕易的描述出硬件的結(jié)構(gòu)和功能。增加的兩個按鍵，一個是調(diào)分按鍵，一個是調(diào)時按鍵。本設計是基于VHDL語言的自動打鈴系統(tǒng)。仿真和驗證的結(jié)果表明，該設計方法切實可行，該打鈴系統(tǒng)可以實現(xiàn)調(diào)時定時打鈴功能，具有一定的實際應用性。調(diào)完時和分的狀態(tài)后再按K1鍵一下系統(tǒng)才會處于正常的計時狀態(tài)，系統(tǒng)處于正常計時時LEDLED2全都不亮。VHDL是美國電氣和電子工程師協(xié)會制定的標準硬件描述語言（IEEE標準1076），它可用于數(shù)字電路與系統(tǒng)的描述、仿真和自動設計。FPGA的基本特點包括：首先它采用FPGA設計ASIC電路,用戶不需要投片生產(chǎn),就能得到合用的芯片。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發(fā)工具相兼容。其具體實現(xiàn)如下：（1） 每隔一個小時打鈴一次，但是不能讓鈴聲一直響，給一個控制打鈴時間的功能，讓打鈴響起30秒后停止。讓計時模塊重新回到正常計時，只要兩個按鍵的指示燈不亮狀態(tài)就可以正常計時，否則指示燈亮計數(shù)器就不能正常計時，即秒到59時不會網(wǎng)分上進位。這樣秒、分、時計時模塊依次進行計時完成24進制的計時功能。ARCHITECTURE art OF second IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 END IF。USE 。139。 q11=0000。 計時校時模塊計時校時模塊的代碼為：LIBRARY IEEE。ARCHITECTURE art OF jiaoshi ISSIGNAL a:STD_LOGIC_VECTOR(1 downto 0)。CASE a IS WHEN 00=fen=sec。039。 模式2，時模塊，調(diào)時 led1=39。計時校時模塊編譯通過后，生成校時模塊的元器件，：：模塊說明：由仿真波形可以看出，K1鍵是控制調(diào)時調(diào)分按鍵，按一下K1鍵系統(tǒng)處于調(diào)分狀態(tài)，并且LED1燈常亮即提示此時處于調(diào)分狀態(tài)，再按K2鍵對分進行加時。USE 。 SIGNAL q33:STD_LOGIC_VECTOR(7 DOWNTO 0)。 min1。EVENT AND clk=39。 ELSIF (q33=00010100 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 END PROCESS。在一個單獨的模塊編譯通過時要生成元器件，以便在之后的頂層文件畫電路圖時用到該元器件。 引腳鎖定窗口雙擊CLK欄的location，確定對應的引腳號。總結(jié)本設計表明，基于VHDL語言的自動打鈴系統(tǒng)設計離不開先進的EDA工具的支持。而當時計數(shù)器計數(shù)到24時，整個計數(shù)器模塊都會全部清零，重新進行計時。Su蘇州蘇州蘇州大學本科生畢業(yè)設計參考文獻(1)李云、侯傳教、[M].(2）陳雪松 、滕立中. VHDL入門與應用[M].(3)趙世霞、[M].(4)侯伯亨、劉凱、[M].。即在鈴聲該響起的時間連續(xù)給揚聲器30秒的高電平，只要揚聲器處于高電平期間，揚聲器就會響起。計數(shù)器模塊實現(xiàn)的是時鐘計時的功能，會和時鐘一樣進行正常計時，頻率為1Hz。在Hardware Setup表框中選擇ByteBlasterLPT1，如果顯示“No Hardware”，單擊Add Hardware按鈕，添加ByteBlasterLPT1。蘇州第4章 引腳設定與下載驗證 引腳設定首先確定下載驗證的電路圖和對應的管腳。但鈴聲不再響起，實現(xiàn)了預想的功能。 ELSE c=39。 ELSIF (q33=00010000 AND q22