大學(xué)畢業(yè)設(shè)計(jì)-基于vhdl的卷積碼編碼器的設(shè)計(jì)(存儲(chǔ)版)
【正文】 k，N）來表示卷積碼）。在某擴(kuò)頻通信系統(tǒng)中，我們使用VHDL 語言設(shè)計(jì)了 (2,1,6)卷積碼編解碼器，并經(jīng)過了在 FPGA 芯片上的驗(yàn)證實(shí)驗(yàn)。 dataout : OUT STD_LOGIC)。 COMPONENT Shift6 PORT ( a : IN STD_LOGIC 。 SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC 。 b1,b2,b3,b4:OUT STD_LOGIC)。 END GENERATE。 ARCHITECTURE xort4_1 OF xort4 IS BEGIN t=d1XORd2XORd3XORd4。仿真前設(shè)置輸入信息序列datain=“1111”，速率為 32bit/s，對(duì)應(yīng)時(shí)鐘為 。因此，在具體應(yīng)用中，還需要進(jìn)一步改進(jìn)，還有待進(jìn)一 步改善與擴(kuò)展。在此，我鄭重的向 陳元濤老師和張桂平老師道一聲：“老師辛苦了。她嚴(yán)肅的教學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)深深地感染和激勵(lì)著我。其序運(yùn)行情況基本達(dá)到了最初目的，達(dá)到了規(guī)定的要求。 END switch21。 t:OUT STD_LOGIC)。 BEGIN z(0)=a。 USE 。 y : OUT STD_LOGIC ) 。 q : OUT STD_LOGIC ) 。 ENTITY bianma IS PORT(datian:IN STD_LOGIC。原因是通過 VHDL 描述的硬件系統(tǒng) “軟核 ”便于存檔，程序模塊的移植和 ASIC 設(shè)計(jì)源程序的交付更為方便。而借助樹碼和網(wǎng)格圖能更為清晰地分析和了解概率譯碼的過程和碼的 性能。以所舉的例子 (2， 1， 2)為例，則該編碼器的狀態(tài)有四種： 00， 10， 01 和 11，下面分別用 a， b， c， d來代替 。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 8 頁 共 15 頁 8 應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn) （ 1）與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公 司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。信道譯碼器具有檢錯(cuò)或糾錯(cuò)的功能，它能將落在其檢錯(cuò)或糾錯(cuò)范圍內(nèi)的錯(cuò)傳碼元檢測(cè)出來并加以糾正 ，以提高傳輸消息的可靠性。 Hanmming 提出的糾錯(cuò)編碼理論正是為了解決這個(gè)問題。 文章首先對(duì) 卷積碼 的概述及演進(jìn)過程進(jìn)行了簡(jiǎn)單介紹，接著對(duì) 卷積碼編碼設(shè)計(jì)程序繪制出了仿真波形圖。 （ 2）通過課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。最后利用 VHDL 語言在 MAX+PLUS II 環(huán)境下，給出了卷積碼編碼設(shè)計(jì)程序并繪制了仿真波形圖。 應(yīng)當(dāng)提交的文件： （ 1）課程設(shè)計(jì)報(bào)告。 2 VHDL 語言概述 ............................................................... 7 什么是 VHDL 語言 ..................................................... 7 VHDL 語言的特點(diǎn) ...................................................... 7 應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn) .............................. 7 3 卷積碼的概述 .................................................................... 8 卷積碼的狀態(tài)圖 ........................................................... 8 卷積碼的編碼的基本原理 ............................................ 9 4 基于 VHDL 的卷積編譯碼器的設(shè)計(jì) .............................. 10 引言 ............................................................................ 10 編碼器設(shè)計(jì)以及仿真圖 ............................................. 10 5 總結(jié) .............................................................................
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