大學(xué)畢業(yè)設(shè)計-基于vhdl的卷積碼編碼器的設(shè)計(參考版)
2024-11-27 16:01本頁面
【正文】 你們是我今生最大的財富。在此，我鄭重的向 陳元濤老師和張桂平老師道一聲：“老師辛苦了。她嚴肅的教學(xué)態(tài)度，嚴謹?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)深深地感染和激勵著我。 本文從選題的確定，論文的寫作、修改到最后定稿得到了 陳元濤老師和張桂平老師的悉心指導(dǎo)?；仨^去，在寫作過程中 ，需要感謝的人太多，實在是無法用語言和文字能夠表達的。因此，在具體應(yīng)用中，還需要進一步改進，還有待進一 步改善與擴展。其序運行情況基本達到了最初目的，達到了規(guī)定的要求。 在編寫程序的過程中，我深入學(xué)習(xí)了 VHDL 語言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過程與步驟，并能用 VHDL 語言進行編程及仿真，結(jié)合 VHDL 語言，充分了解到卷積碼編譯碼器的原理和應(yīng)用。 卷積編碼器仿真波形 5 總結(jié) 科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時代。仿真前設(shè)置輸入信息序列datain=“1111”，速率為 32bit/s，對應(yīng)時鐘為 。 END switch21。 ENTITY switch21 IS PORT(a,t,clk:IN STD_LOGIC。 LIBRARY IEEE。 ARCHITECTURE xort4_1 OF xort4 IS BEGIN t=d1XORd2XORd3XORd4。 t:OUT STD_LOGIC)。 USE 。 END gen_shift6。 END GENERATE。 BEGIN z(0)=a。 END COMPONTENT。 ARCHITECTURE genshift6 OF shift6 IS COMPONTENT dff PORT(d,clk:IN STD_LOGIC。 b1,b2,b3,b4:OUT STD_LOGIC)。 USE 。 END behave 。 cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) 。 SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC 。 y : OUT STD_LOGIC ) 。 COMPONENT PORT ( a , b : IN STD_LOGIC 。 bl , b2 , b3 , b4 : OUT STD_LOGIC ) 。 COMPONENT Shift6 PORT ( a : IN STD_LOGIC 。 q : OUT STD_LOGIC ) 。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計 第 11 頁 共 15 頁 11 END COMPONENT。 ARCHITECTURE behave OF bianma IS COMPONENT cff2 PORT ( d,clk,clr:IN STD_LOGIC。 dataout : OUT STD_LOGIC)。 ENTITY bianma IS PORT(datian:IN STD_LOGIC。 引言 LIBRARY IEEE。為了在已知信噪比的情況下達到一定的誤 碼率指標，在合理設(shè)計基帶信號，選擇調(diào)制，解調(diào)方式，并采用頻域均衡或時域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯控制編碼等信道編碼技術(shù)，使誤碼率進一步降低。在某擴頻通信系統(tǒng)中，我們使用VHDL 語言設(shè)計了 (2,1,6)卷積碼編解碼器，并經(jīng)過了在 FPGA 芯片上的驗證實驗。原因是通過 VHDL 描述的硬件系統(tǒng) “軟核 ”便于存檔，程序模塊的移植和 ASIC 設(shè)計源程序的交付更為方便。 下圖 列出了對信息 D 進行卷積編碼時的狀態(tài)。 在圖 88中， 與 為移位寄存器，它們的起始狀態(tài)均為零。 卷積碼編碼器在一段時間內(nèi)輸出的 n位碼，不僅與本段時間內(nèi)的 k 位信息位有關(guān)，而且還與前面 m 段規(guī)定時間內(nèi)的信息位有關(guān)，這里的 m＝ N1 通常用（ n， k， m）表示卷積碼（注意：有些文獻中也用（ n， k，N）來表示卷積碼）。而借助樹碼和網(wǎng)格圖能更為清晰地分析和了解概率譯碼的過程和碼的 性能。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。描述這類時序網(wǎng)絡(luò)的方法很多，大致可分為兩大類型：解析表示法與圖形表示法。由此我們可以將圖所示編碼過程用 右 圖所示的狀態(tài)圖表示。以所舉的例子 (2， 1， 2)為例，則該編碼器的狀態(tài)有四種： 00， 10， 01 和 11，下面分別用 a， b， c， d來代替 。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨 立的設(shè)計
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