大學(xué)畢業(yè)設(shè)計(jì)-基于vhdl的卷積碼編碼器的設(shè)計(jì)(完整版)
【正文】 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。信道編碼器的作用是在信源編碼器輸出的代碼組上有目的地增加一些監(jiān)督碼元，使之具有檢錯(cuò)或糾錯(cuò)能力。但是 ,Shannon 信息論并沒(méi)有告訴我們?nèi)绾稳?shí)現(xiàn)這一點(diǎn)。 在程序設(shè)計(jì)上采用了一些宏定義等處理方法 ,可以提升運(yùn)算速度 ,是一種軟件方法的前向糾錯(cuò)編碼技術(shù) 。 要求： （ 1）通過(guò)對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義及現(xiàn)狀研究分析。 在程序設(shè)計(jì)上采用了一些宏定義等處理方法 ,可以提升運(yùn)算速度 ,是 一種軟件方法的前向糾錯(cuò)編碼技術(shù) 。 （ 2）課程設(shè)計(jì)附件（主要是源程序）。前者首先由 Shannon 以他的不朽名著“通信的數(shù)學(xué)理論 ”為標(biāo)志建立起來(lái)的 ,而后者則以 Hamming 的經(jīng) 典著作 “糾錯(cuò)和檢錯(cuò)編碼 ”為代表。 20 世紀(jì) 60 年代信道編碼技術(shù)有了較大進(jìn)展，成為信息論的又一重要分支。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描 述語(yǔ)言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完 成部分。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效， 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。描述這類時(shí)序網(wǎng)絡(luò)的方法很多，大致可分為兩大類型：解析表示法與圖形表示法。 在圖 88中， 與 為移位寄存器，它們的起始狀態(tài)均為零。為了在已知信噪比的情況下達(dá)到一定的誤 碼率指標(biāo)，在合理設(shè)計(jì)基帶信號(hào)，選擇調(diào)制，解調(diào)方式，并采用頻域均衡或時(shí)域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯(cuò)控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。 ARCHITECTURE behave OF bianma IS COMPONENT cff2 PORT ( d,clk,clr:IN STD_LOGIC。 bl , b2 , b3 , b4 : OUT STD_LOGIC ) 。 cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) 。 ARCHITECTURE genshift6 OF shift6 IS COMPONTENT dff PORT(d,clk:IN STD_LOGIC。 END gen_shift6。 LIBRARY IEEE。 卷積編碼器仿真波形 5 總結(jié) 科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代?；仨^(guò)去，在寫(xiě)作過(guò)程中 ，需要感謝的人太多，實(shí)在是無(wú)法用語(yǔ)言和文字能夠表達(dá)的。你們是我今生最大的財(cái)富。 本文從選題的確定，論文的寫(xiě)作、修改到最后定稿得到了 陳元濤老師和張桂平老師的悉心指導(dǎo)。 在編寫(xiě)程序的過(guò)程中，我深入學(xué)習(xí)了 VHDL 語(yǔ)言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過(guò)程與步驟，并能用 VHDL 語(yǔ)言進(jìn)行編程及仿真，結(jié)合 VHDL 語(yǔ)言，充分了解到卷積碼編譯碼器的原理和應(yīng)用。 ENTITY switch21 IS PORT(a,t,clk:IN STD_LOGIC。 USE 。 END COMPONTENT。 END behave 。 COMPONENT PORT ( a , b : IN STD_LOGIC 。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 11 頁(yè) 共 15 頁(yè) 11 END COMPONENT。 引言 LIBRARY IEEE。 下圖 列出了對(duì)信息 D 進(jìn)行卷積編碼時(shí)的狀態(tài)。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú) 立的設(shè)計(jì)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 20 世紀(jì) 70 年代卷積碼和概率譯碼有了重大突破，提出了序列譯碼和 Viterbi 譯碼方法，并被美國(guó)衛(wèi)星通信系統(tǒng)采用。信道編碼定理告訴我們 ,只要信息傳輸速率小于信道容量 ,則信息傳輸可以以任何小的錯(cuò)誤概率進(jìn)行。最后利用 VHDL 語(yǔ)言在MAX+PLUS II 環(huán)境下，給出了卷積碼編碼設(shè)計(jì)程序并繪制了仿真波形圖。 并對(duì)未來(lái)無(wú)線通信技術(shù)的發(fā)展趨勢(shì)做了預(yù)測(cè)與分析。 （ 2） 文章首先對(duì) 卷積碼 的概述及演進(jìn)過(guò)程進(jìn)行了簡(jiǎn)單介紹，接著對(duì) 卷積碼編碼設(shè)計(jì)程序繪制出了仿真波形圖。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 3 頁(yè) 共 15 頁(yè) 3
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