【正文】 設(shè)計(jì)根據(jù)前面對(duì)該模塊的描述，可以給出其 VHDL 程序，為 。CLK ：輸入時(shí)鐘，有分頻模塊提供，與消抖模塊的輸入時(shí)鐘同步。WAIT_L、S_LG、S_LR：輸入到指示電路模塊的紅綠燈和蜂鳴器驅(qū)動(dòng)信號(hào)。當(dāng)處于這種狀態(tài)時(shí)，控制器模塊的 EN 輸出信號(hào)將變?yōu)橛行?，它意味著此時(shí)允許數(shù)字密碼 A0～A9 的按鍵輸入。6）報(bào)警狀態(tài)當(dāng)控制器處于這個(gè)狀態(tài)時(shí)，這時(shí)控制器將判斷 NOTC 信號(hào)是否有效，如果該信號(hào)有效，則表示密碼輸入錯(cuò)誤次數(shù)已經(jīng)達(dá)到 3 次，這時(shí)密碼器將進(jìn)入到死鎖狀態(tài)，同時(shí)控制器將轉(zhuǎn)移到報(bào)警返回狀態(tài)；如果 NOTC 信號(hào)無(wú)效，則向密碼錯(cuò)誤計(jì)數(shù)模塊發(fā)出定時(shí)信號(hào)，這時(shí)指示設(shè)備將發(fā)出警告信號(hào)，這時(shí)任何按鍵輸入都將不被響應(yīng)；如果定時(shí)結(jié)束（4s）則，密碼器將再次進(jìn)入到準(zhǔn)備就緒狀態(tài)，這時(shí)允許再次輸入密碼。由于芯片的資源有限，為了優(yōu)化輸出和工藝映射，就要有相應(yīng)的約束條件加以控制。在按下 OPEN_T 鍵后，控制器又返回了建立等待狀態(tài)，同時(shí)發(fā)出 LED_G 綠燈驅(qū)動(dòng)信號(hào)。 模塊仿真下面給出主要模塊的仿真波形圖。QAQB QCQDQEQG QF圖 218 控制器模塊的狀態(tài)圖WAIT_TREADYWAIT_T OPEN_TREADY READYFULLOPEN_TDEPOPEN_TNOTCDSWSETUPREADYSETUPVHDL 設(shè)計(jì)通過(guò)前面對(duì)控制器模塊的詳細(xì)介紹，可以給出控制器模塊的 VHDL 描述，其 VHDL 程序?yàn)?2。對(duì)于比較模塊來(lái)說(shuō)，如果 DEP 的輸出為 0，那么控制器模塊應(yīng)該轉(zhuǎn)移到密碼錯(cuò)誤狀態(tài)；如果DEP 的輸出為 0，那么這時(shí)檢查計(jì)數(shù)器選擇模塊的輸出 FULL 是否有效。2）準(zhǔn)備就緒狀態(tài)準(zhǔn)備就緒狀態(tài)是指密碼器在被按下 WAIT_T 鍵后處于的一種狀態(tài)。CNP ：輸入到計(jì)數(shù)器選擇模塊的輸入密碼位數(shù)計(jì)數(shù)脈沖。DSW ：由密碼錯(cuò)誤次數(shù)計(jì)數(shù)器提供，當(dāng)它為 1 時(shí)，表示定時(shí)（4S）完，可以進(jìn)入到下一個(gè)狀態(tài)。DSW ：表示延時(shí)結(jié)束，這是密碼器可以由警告狀態(tài)進(jìn)入到密碼輸入狀態(tài)。所以首先應(yīng)該進(jìn)行 RS 觸發(fā)器的 VHDL 設(shè)計(jì)，然后才能構(gòu)成指示電路模塊的 VHDL 設(shè)計(jì)。DI: 由編碼模塊提供的按鍵音信號(hào)；BJY:由密碼錯(cuò)誤次數(shù)計(jì)數(shù)模塊的警告音信號(hào)。SEL： 3 位的 2 進(jìn)制數(shù)碼管選擇信號(hào)，當(dāng)其為 111 ～010 時(shí)，選擇前 6 位數(shù)碼管，用于顯示輸入的密碼數(shù)字；當(dāng)其為 001～000 時(shí)，選擇后 2 位數(shù)碼管，用于顯示剩余密碼輸入次數(shù)。由于采用動(dòng)態(tài)掃描顯示，只須輸出一個(gè) LED 所須的驅(qū)動(dòng)信號(hào)即可。2）輸出信號(hào)S0、SS2：提供給密碼預(yù)置輸出模塊的地址選擇信號(hào)。VHDL 設(shè)計(jì)編碼模塊的 VHDL 程序?yàn)?。VHDL 設(shè)計(jì)密碼預(yù)置輸出模塊的 VHDL 程序?yàn)?。該輸出用于提供給消抖同步模塊。14VHDL 設(shè)計(jì)在數(shù)字電路中，消抖同步電路的設(shè)計(jì)方案 [11]較多，本設(shè)計(jì)采用的是一種應(yīng)用較為廣泛的消抖同步電路。再將 CLK_DIV1 進(jìn)行 10 分頻可以得到 CLK_DIV2 時(shí)鐘，為 1HZ。 數(shù)字密碼器的底層設(shè)計(jì)前面描述了數(shù)字密碼器的頂層設(shè)計(jì)和相應(yīng)的 VHDL 程序，下面將介紹密碼器系統(tǒng)中各個(gè)模塊的具體實(shí)現(xiàn)和相應(yīng)的 VHDL 程序。在這種情況下，密碼器必須由內(nèi)部人員通過(guò)按鍵 SETUP 來(lái)對(duì)密碼器進(jìn)行重新設(shè)置，目的是使其重新回到等待狀態(tài)。 模塊描述 根據(jù)數(shù)字密碼器的功能描述和模塊劃分，下面給出密碼器輸入電路和輸出電路功能的具體描述。計(jì)數(shù)器 2 用來(lái)記錄輸入密碼錯(cuò)誤次數(shù)，當(dāng)密碼輸入錯(cuò)誤時(shí)，密碼器將發(fā)出警報(bào)，并提示用戶(hù)還可以輸入密碼的次數(shù)。 數(shù)字密碼器的工作過(guò)程根據(jù)圖 22 所示的模塊劃分圖，下面介紹一下密碼器的具體工作過(guò)程。密碼預(yù)先在內(nèi)部設(shè)置，可以設(shè)置任意位密碼，這里采用 6 位十進(jìn)制數(shù)字作為密碼；密碼輸入正確后，密碼器將啟動(dòng)開(kāi)啟裝置。目前，F(xiàn)PGA/CPLD 可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。 用 FPGA/CPLD 進(jìn)行開(kāi)發(fā)的優(yōu)點(diǎn)基于 EDA 技術(shù)的 FPGA/CPLD 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。CPLD 和 FPGA[7]建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種:基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。在 20 世紀(jì) 90 年代初，Lattice 公司又推出了在系統(tǒng)可編程大規(guī)模集成電路（ispLSI） 。 PLD 的發(fā)展歷程最早的可編程邏輯器件出現(xiàn)在 20 世紀(jì) 70 年代，主要是可編程只讀存儲(chǔ)器（PROM）和編程邏輯陣列（PLA） 。同時(shí)，也可以重新觀察和分析 VHDL 原代碼，以確認(rèn)描述是正確有效的。利用 VHDL 綜合優(yōu)化軟件對(duì) VHDL 原代碼進(jìn)行綜合優(yōu)化處理。(2)編寫(xiě)設(shè)計(jì)代碼。 VHDL 的設(shè)計(jì)流程利用 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)可分為以下幾個(gè)步驟 [5]:設(shè)計(jì)要求的定義。從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。系統(tǒng)硬件描述能力強(qiáng)。1993 年，IEEE 對(duì)VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標(biāo)準(zhǔn)的 10761993 版本， （簡(jiǎn)稱(chēng) 93 版） 。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。所以 EDA 技術(shù)將成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。 設(shè)計(jì)全定制 ASIC 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由 m 廠家去進(jìn)行格模制造，做出產(chǎn)品。優(yōu)化則是對(duì)于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目標(biāo)庫(kù)映射成新的網(wǎng)表。 〝自頂向下〞的設(shè)計(jì)方法“自頂向下”的設(shè)計(jì)方法首先從系統(tǒng)級(jí)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。這一階段人們開(kāi)始利用計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路版圖編輯、PCB 布局布線等工作。在現(xiàn)代電子設(shè)計(jì)技術(shù)領(lǐng)域中，EDA 技術(shù)已成為主要的設(shè)計(jì)手段。用 FPGA 器件構(gòu)造系統(tǒng), 所有算法完全由硬件電路來(lái)實(shí)現(xiàn), 使得系統(tǒng)的工作可靠性大為提高。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計(jì)方法已不能滿足實(shí)際需求，根據(jù)系統(tǒng)功能要求利用現(xiàn)代電子設(shè)計(jì)方法—EDA 技術(shù)，采用自上而下的設(shè)計(jì)方式，設(shè)計(jì)出速度快、體積小、重量輕、功耗低的集成電路已成為必然趨勢(shì)。第一階段 20 世紀(jì) 70 年代，集成電路制作方面， MOS 工藝已得到廣泛的應(yīng)用。更為重要的是各 EDA 公司致力于兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的EDA 工具軟件的研究,都有效地將 EDA 技術(shù)推向成熟。它的突出優(yōu)點(diǎn)是：語(yǔ)言的公開(kāi)可利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。ASIC 設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題。 上述 ASIC 芯片，尤其是 CPLD／FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。與單片機(jī)系統(tǒng)開(kāi)發(fā)相比，利用 EDA 技術(shù)對(duì) FPGA/CPLD 的開(kāi)發(fā)，通常是一種借助于軟件的純硬件開(kāi)發(fā)，可以通過(guò)這種途徑進(jìn)行專(zhuān)用 ASIC 開(kāi)發(fā)，而最終的 ASIC 芯片，可以是 FPGA/CPLD，也可以是專(zhuān)制的門(mén)陣列掩模芯片，F(xiàn)PGA/CPLD 起到了硬件仿真 ASIC 芯片的作用。1987 年底，VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。VHDL 語(yǔ)言可以支持自上而下的設(shè)計(jì)方法，它具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可碩士學(xué)位論文緒論以支持同步電路、異步電路、以及其他隨機(jī)電路的設(shè)計(jì)。與工藝技術(shù)有關(guān)的參數(shù)可通過(guò) VHDL 提高的類(lèi)屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類(lèi)屬參數(shù)即可。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專(zhuān)用集成電路來(lái)實(shí)現(xiàn)，僅僅需要更換不同的庫(kù)重新進(jìn)行綜合。自頂向下的處理方式要求將你的設(shè)計(jì)分成不同的功能元件，每個(gè)元件具有專(zhuān)門(mén)定義的輸入和輸出，網(wǎng)表，然后再設(shè)計(jì)其中的各個(gè)元件。對(duì)于大型設(shè)計(jì)，采用 VHDL 仿真軟件對(duì)其進(jìn)行仿真可以節(jié)省時(shí)間，可以在設(shè)計(jì)的早期階段檢測(cè)到設(shè)計(jì)中的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減少對(duì)設(shè)計(jì)日程計(jì)劃的影響。這時(shí)的時(shí)序仿真將檢查諸如信號(hào)建立時(shí)間、時(shí)鐘到輸出、寄存器到寄存器的時(shí)延是否滿足要求。它代表了數(shù)字電信領(lǐng)域的最高水平，給數(shù)字電路的設(shè)計(jì)帶來(lái)了革命性的變化?，F(xiàn)在一般把超過(guò)某一集成度的 PLD 器件都稱(chēng)為 CPLD。因此 FPGA 既具有門(mén)陣列的高邏輯密度和通用性，又有可編程特性?；?SRAM 技術(shù)的器件編程數(shù)據(jù)存儲(chǔ)于器件的 RAM 區(qū)中，使之具有用戶(hù)設(shè)計(jì)的功能。FPGA/CPLD 的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。由于相應(yīng)的 EDA 軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開(kāi)發(fā)過(guò)程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征。 數(shù)字密碼器的總體方案設(shè)計(jì) 數(shù)字密碼器的功能描述一個(gè)簡(jiǎn)單的數(shù)字密碼器是由密碼器主體以及附加的外圍指示電路組成的，其中密碼器主體的作用是用來(lái)接受密碼并進(jìn)行密碼的驗(yàn)證操作；附加的外圍指示電路的主要作用是用來(lái)顯示輸入的密碼和根據(jù)密碼驗(yàn)證的結(jié)果來(lái)給出不同的指示燈顯示或者啟動(dòng)報(bào)警裝置，而報(bào)警裝置則通常采用揚(yáng)聲器。在這一步，必須花費(fèi)一定的時(shí)間，從而保證模塊劃分的最優(yōu)化，這樣可以大大減小后面 VHDL 程序編寫(xiě)的工作量。外接鍵盤(pán)每送一個(gè)密碼數(shù)字，計(jì)數(shù)器的計(jì)數(shù)值加 1。頂層設(shè)計(jì)的模塊圖如圖 23 所示。密碼器開(kāi)啟結(jié)束后，密碼器將進(jìn)入到下一次開(kāi)啟等待狀態(tài)。在該程序中，其中密碼器頂層設(shè)計(jì)的各個(gè)模塊是以元件的形式給出的，必須進(jìn)行元件的說(shuō)明，然后才能進(jìn)行元件的例化調(diào)用。對(duì) CLK 進(jìn)行分頻輸出兩路時(shí)鐘 CLK_DIV1 和 CLK_DIV2,其中 CLK_DIV1 作為按鍵檢測(cè)消抖時(shí)鐘和控制器模塊時(shí)鐘，而 CLK_DIV2 作為密碼錯(cuò)誤次數(shù)計(jì)數(shù)模塊的時(shí)鐘。其中 30 分頻電路和 10 分頻電路的 VHDL 程序分別為 ，；分頻模塊的 VHDL 程序?yàn)?。其中，D 觸發(fā)器的 VHDL 程序?yàn)?， 消抖同步電路的 VHDL 程序?yàn)椋?消抖同步模塊的 VHDL 程序?yàn)?。模塊描述該模塊用來(lái)預(yù)置密碼器的密碼，用于與輸入的數(shù)字密碼進(jìn)行比較操作。除此以外，該模塊還將輸入的按鍵信號(hào)通過(guò)移位寄存器按照按鍵的順序存儲(chǔ)到 6 個(gè) 4 位 BCD 碼輸出信號(hào) in1～in6 中，用于提供給數(shù)碼管掃描模塊的輸入信號(hào)。VHDL 設(shè)計(jì)比較模塊的 VHDL 程序?yàn)?。2）輸出信號(hào)A、B、C、D、E、F、G：分別對(duì)應(yīng) 7 段 LED 的 7 個(gè)輸入端口。IN1～I(xiàn)N6：數(shù)字密碼顯示輸入信號(hào)，由編碼模塊提供。這里數(shù)碼管掃描頻率采用密碼器時(shí)鐘輸入 CLK，為 300Hz。模塊描述在密碼器中，指示電路模塊的功能是用來(lái)產(chǎn)生紅燈指示 LED_R、綠燈指示 LED_G 和蜂鳴裝置ALERT。RET：復(fù)位信號(hào)，有控制器提供。 控制器模塊輸入輸出信號(hào)定義控制器模塊的模塊圖如圖 217 所示，模塊的輸入、輸出信號(hào)定義如下：20圖 217 控制器模塊圖1）輸入信號(hào)C1C2C3C44：由消抖模塊提供，分別對(duì)應(yīng)鍵 WAIT_T、SETUP、READY、OPEN_T。2）輸出信號(hào)EN ：輸入到使能模塊的使能信號(hào)。模塊描述控制器模塊為數(shù)字密碼器的核心部分，它在密碼器系統(tǒng)中占有重要的地位，要編好這一部分的程序，必須先對(duì)該模塊的工作原理有清晰的認(rèn)識(shí)。21在這種情況下，密碼器每收到一個(gè)按鍵信號(hào)后，控制器模塊應(yīng)該判斷出該按鍵輸入是數(shù)字密碼還是OPEN_T 信號(hào)。7）報(bào)警返回狀態(tài)報(bào)警返回狀態(tài)是控制器模塊的最后一個(gè)狀態(tài)，這是密碼器將判斷輸入的具體信號(hào)：如果按下SETUP 信號(hào)，那么控制器模塊將返回到密碼建立等待狀態(tài)；如果按下其他鍵，那么狀態(tài)將不會(huì)發(fā)生變化。以 FPGA 為目標(biāo)器件時(shí)，設(shè)計(jì)實(shí)體中有的電路要盡量壓縮面積而忽略性能要求。這完全符合控制器工作流。所以，速度和面積優(yōu)化的選擇在多數(shù)情況下是矛盾的，這就要求設(shè)計(jì)者視具體情況選擇，采用一定的優(yōu)化 [12]設(shè)計(jì)方法。其中QA、QB、QC、QD、QE、QF、QG 分別對(duì)應(yīng)控制器的建立等待狀態(tài)、準(zhǔn)備就緒狀態(tài)、密碼輸入狀態(tài)、啟動(dòng)狀態(tài)、誤碼狀態(tài)、報(bào)警狀態(tài)、報(bào)警返回狀態(tài)這 7 個(gè)狀態(tài)。是如果判斷出是數(shù)字按鍵輸入，則提供 DUS 時(shí)鐘給編碼模塊作為密碼輸入位數(shù)計(jì)數(shù)脈沖信號(hào)，同時(shí)如果判斷出該按鍵輸入為正確密碼，則向計(jì)數(shù)器選擇模塊發(fā)出 CNP 時(shí)鐘信號(hào)，目的是選出對(duì)應(yīng)的預(yù)置密碼與輸入的密碼進(jìn)行比較。當(dāng)操作人員按下 WAIT_T 鍵后，密碼器將會(huì)進(jìn)入到等待狀態(tài)，這時(shí)用來(lái)指示密碼器工作情況的指示燈和蜂鳴器都處于不工作狀態(tài)，同時(shí)它