基于vhdl語(yǔ)言編寫的數(shù)字鐘(完整版)
【正文】 IF RST = 39。時(shí)計(jì)時(shí)LIBRARY IEEE。139。 if EN3=39。end if。 IF c0 = 9 THEN c1 = c1 + 1。) 。 BEGIN PROCESS(CLK,RST,EN3,EN4) BEGIN clk=clk0。 USE 。 else q0=(OTHERS =39。 then q1=c1。039。 end if。EVENT AND CLK=39。139。 USE 。通過(guò)參考EDA課程設(shè)計(jì)指導(dǎo)書，有以下方案：1. 作為頂層文件有輸入端口：時(shí)鐘信號(hào)，清零按鍵；輸出端口有：用于接數(shù)碼管的八段碼輸出口，掃描用于顯示的六個(gè)數(shù)碼管的輸出口。1]筆者詳細(xì)介紹在QUARTUS II軟件環(huán)境下開發(fā)基于VHDL語(yǔ)言數(shù)字鐘的設(shè)計(jì)。設(shè)計(jì)內(nèi)容選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語(yǔ)言輸入法和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試。2. 底層文件分為：分秒計(jì)數(shù)模塊計(jì)數(shù)為60計(jì)數(shù)，時(shí)計(jì)數(shù)模塊為24計(jì)數(shù)。 ENTITY second IS PORT (CLK,RST,EN1,EN2 : IN STD_LOGIC。 THEN c1 = (OTHERS =39。139。 END IF。)。 else q1=(OTHERS =39。Z39。 ENTITY minutel IS PORT (CLK0,RST,EN3,EN4 : IN STD_LOGIC。 IF RST = 39。 ELSIF CLK39。 END IF。 if (c1=6 and c0=0) then c0 = (OTHERS =39。139。 then q0=c0。 USE 。139。EVENT AND CLK0=39。 end if。 END IF。 if EN6=39。 END behav。Q4 : out std_logic。139。 when 011=y=001000。Q3=y(2)。ENTITY DECODER IS PORT(INP:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END DECODER。Q5=y(4)。 when 101=y=100000。 if(cq101)then cq=cq+1
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