基于vhdl語言實現(xiàn)數(shù)字電子鐘的設(shè)計(完整版)
【正文】 r range 0 to 15。 entity daclk is port( Clk : in std_logic。在接近整數(shù)時間能提供報時信號。（1）秒計數(shù)模塊： Second模塊為秒計數(shù)模塊。輸入有時分秒計數(shù)，時鐘脈沖。因此對于數(shù)字鐘來說首先是時分秒的計數(shù)功能，然后能顯示，附帶功能是清零、調(diào)整時分。 ，以及時事時鐘外圍硬件設(shè)備的組成。本文詳細介紹EDA課程設(shè)計任務(wù)——數(shù)字鐘的設(shè)計的詳細設(shè)計過程及結(jié)果，并總結(jié)出心得體會。40說明書質(zhì)量設(shè)計方案正確、表達清楚；設(shè)計思路、實驗（論證）方法科學(xué)合理；達到課程設(shè)計任務(wù)書規(guī)定的要求；圖、表、文字表達準(zhǔn)確規(guī)范，上交及時。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。（2）具有清零的功能，且能夠?qū)τ嫊r系統(tǒng)的小時、分鐘進行調(diào)整。顯示模塊由一個六進制計數(shù)器模塊和一個七段譯碼器組成。各計數(shù)器同時將計數(shù)值送報時模塊和送數(shù)及六選一選擇器模塊。Daout為分計數(shù)。 use 。 八段碼管顯示輸出 SEG_SEL : buffer std_logic_vector(2 downto 0) 。 signal Clk_Count1 : std_logic_vector(13 downto 0)。) then if(Clk_Count110000) then Clk_Count1=Clk_Count1+1。) then 系統(tǒng)復(fù)位 SEC1=0。139。 end if。 end if。 HOUR10=0。 end if。) then Music_Count=Music_Count+1。 end if。 end if。 when 100=Disp_Temp=MIN10。event and Clk=39。 when 2=Disp_Decode=01011011。 when 10=Disp_Decode=01000000。以上均由EDA試驗箱提供。同時，成功與團隊合作十分不開的。參考文獻[1] 李國麗，：中國科技大學(xué)出版社，2000[2] 潘松，：科學(xué)出版社，2002[3] 鄭家龍，王小海，：高等教育出版社，2002[4] 宋萬杰，羅豐，：西安電子科技大學(xué)出版社，1999[5] 盧杰，：科學(xué)出版社，2001[6] 王金明， ：電子工業(yè)出版社，2002。 此次課程設(shè)計時基于VHDL語言進行的數(shù)字鐘設(shè)計，在課程設(shè)計時，我逐漸掌握了VHDL語言的語句及語法等的使用。按動調(diào)分鍵或調(diào)小時鍵后，分位或小時位開始自加，再按鍵后停止。 end case。 when 4=Disp_Decode=01100110。) then SEG_SEL=SEG_SEL+1。 when 010=Disp_Temp=10。 end if。 end process。 else SPK=39。 end if。 end if。 if(SEC10=5) then SEC10=0。039。039。 MIN1=0。 end if。 signal Music_Count : std_logic
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